VLSI设计中面向VHDL的图形接口

本文着重讨论了数字电路设计中采用ＶＨＤＬ语言作为设计工具时的图形接口问题，介绍了ＶＨＤＬ语言作为开发工具的系统采用图形接口的必要性，同时还介绍了ＶＨＤＬ语言可采用图文混合编辑的依据，以及采用图文混合编辑时ＶＨＤＬ描述由分解到合并生成源描述的思想，是ＲＭＳ仿真系统ＶＨＤＬ图形输入的基础。     

VISI设计中面向VHDL的图形接口

本文产生讨论了数字电路设计中采用ＶＨＤＬ语言作为设计工具时的图形接口问题，ＶＨＤＬ语言作为开发工具的系统采用图形接口的必要性，同时还介绍了ＶＨＤＬ语言可采用混合编辑的依据，以采用图文混合编辑时ＶＨＤＬ描述由分解到合并生成源描述的思想，是ＲＭＳ仿真系统的ＶＨＤＬ图形输入的基础。     

标准硬件描述语言VHDL

ＶＨＤＬ（ＶＨＳＩＣ Ｈａｒｄｗａｒｅ Ｄｅｓｃｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ，ＶＨＳＩＣ硬件描述文）作为ＩＥＥＥ标准设计语言，是电子ＣＡＤ技术发展的重要里程碑。ＶＨＤＬ语言正在逐步为广大电子设计师了解和掌握。本文主要介绍了ＶＨＤＬ语言的特点、构件和描述风格。     

VHDL语言分析器的设计与实现

ＶＨＤＬ高级综合系统是逻辑设计领域的热点，作为其前端的ＶＨＤＬ语言分析器是综合系统中其它各子系统（如综合、模拟等）的支撑，它生成ＶＨＤＬ源描述的中间格式并将此结果存入数据库供其它子系统引用。本文重点介绍基于ＶＨＤＬ ＩＥＥＥ１０７６－１９８７全集的ＶＨＤＬ语言分析器的设计与实现技术，并给出了有关结果，该分析器通过了许多实例。     

V2C＋＋——一个用C＋＋实现的VHDL翻译型模拟器

由于面向对象的Ｃ＋＋语言更贴近描述硬件对象的ＶＨＤＬ语言Ｃ＋＋实现翻译型ＶＨＤＬ模拟器，并利用Ｃ＋＋本身的编译器的优化功能，可以得到运行的时间和空间方面效率较高的ＶＨＤＬ模拟器，Ｖ２Ｃ＋＋的原型设计和初步实践表明，用Ｃ＋＋实现ＶＨＤＬ翻译性模拟器比解释性模拟器具有较高效率，利于较大规模的电路的模拟。     

VHDL——标准化的硬件设计语言

本文介绍了用ＶＨＤＬ语言来描述硬件模型的方法，结合实例说明这种高级硬件设计语言在逻辑设计中的灵活性和可移植性，并指出ＶＨＤＬ将推动逻辑设计的标准化     

基于VHDL高级综合的条码阅读预处理器的FPGA设计

文中定义了条码阅读处理器的功能，给出其ＶＨＤＬ语言的行为源描述，讨论了在ＶＨＤＬ高级综合系统ＨＬＳ／ＢＩＴ的支持下面向ＦＰＧＡ，从算法级行为描述开始，自顶向下地进行条码阅读预处理器的设计过程，从中可见，ＶＨＤＬ高级综合和ＦＰＧＡ的结合，是一种简化设计复杂度，提高设计时效的ＡＳＩＣ的简便方法。     

VHDL与电子自动化

随着电子设计自动化（ＥＤＡ）时代的到来，传统的硬件设计方法已经无法满足人们的要求了，ＶＨＤＬ语言作为一种高级硬件描述语言，由于它能以形式化的方式描述数字系统，从而大部分繁琐的工作可以由计算机来完成，而设计师能专注于整个系统的设计。ＶＨＤＬ的出现为电子设计自动化（ＥＤＡ）的发展打下了坚实的基础，也给硬件设计领域带来一场革新。本文就此介绍了ＶＨＤＬ语言的基本构成和语句，及使用ＶＨＤＬ语言设计的优点。     

基于时钟周期的VHDL模拟算法

为了提高ＶＨＤＬ模拟器运行速度，使用了一种基于周期算法。这种算法利用同步电路的特点，通过忽略周期内部的定时信息得到很高的模拟性能。其缺点是这种算法只适用于同步描述，在实现ＶＨＤＬ模拟器过程中，设计了基于周期算法模拟核心和事件驱动算法模拟核心，对同步描述和非同步描述分别使用不同的模拟核心模拟，体现了协同模拟概念，经过实验，可知基于周期算法可以比较显著地提高ＶＨＤＬ模拟器速度。     

基于VHDL的系统规范语言的研究

将ＶＨＤＬ语言应用到嵌入式系统的设计提供支持是扩展ＶＨＤＬ对系统级设计支持的一种研究途径．本文考察了几个典型的对系统级设计提供支持的规范语言，它们都将ＶＨＤＬ集成到自己的设计方法之中．在此基础上，作者总结了支持系统级设计的规范语言的基本要素，指出将形式描述方法与ＶＨＤＬ相结合可提供一种更有效的设计支持工具．     

适应调试功能的VHDL模型及模拟算法

本文提出一种适应调试功能的ＶＨＤＬ模型及ＶＨＤＬ模拟算法－－－ＶＳＩＭ。它与可视化ＶＨＤＬ原理图输入工具ＶＤＥＳ和高级图形调试器ＶＤＢＸ结合在一起，为设计者检查、修改自己的设计提供了极大的便利。该模拟器采用层次式结构行为混合模型，保存ＶＨＤＬ描述的所有信息和结构，以利于实现调试功能。模拟算法采用基于进程的事件驱动算法及层次式模块调用算法，并提供模拟时间、语句行、模块（包括元件、进程和子程序）、信号     

基于VHDL的FPGA器件设计

本文详细讨论了用ＶＨＤＬ语言进行ＦＰＧＡ设计的方法，阐明了ＶＨＤＬ语言的基本概念以及ＶＨＤＬ的综合过程，并举例说明了如何编写可综合的ＲＴＬ级ＶＨＤＬ代码。     

桶式移位器的行为级模拟

以专用３２位浮点ＲＩＳＣ微处理器芯片中部分译码的桶式移位器（ＢＳ）为例,介绍用ＶＨＤＬ语言对其进行了行为级模拟的方法,讨论了利用ＶＨＤＬ语言进行行为级模拟描述的问题,简要介绍部分译码方式的ＢＳ,较详细地给和ＶＨＤＬ语言对部分译码的ＢＳ进行行为级模拟的描述算法。     

VHDL语言高级综合子集的确立及其实现方法

越来越多的高级综合系统采用或接受ＶＨＤＬ语言作为设计输入，但ＶＨＤＬ语言的语义本质是基于模拟而非基于高级综合的，许多语法现象不能或不适于进行综合。本文系统地分析了ＶＨＤＬ语言的可综合性问题，详细讨论了ＶＨＤＬ语言的各种语法现象的可综合性，并结合实际系统分析了ＶＨＤＬ语言高级综合子集的确立及实现方法。     

VHDL硬件描述语言及其发展

本文简要介绍ＶＨＤＬ语言的基本特征和支持系统，总结了ＶＨＤＬ语言的目前研究状况，指出以ＶＨＤＬ语言为接口，研制我们的设计自动化工具是正确的抉择。     

VITAL——设计ASIC模型的VHDL基准

ＶＩＴＡＬ是ＩＥＥＥ新近制定的一个用ＶＨＤＬ建立ＡＳＩＣ模型库的基准，它为ＡＳＩＣ库的建立，电路设计的描述提供了便利的，格式相对固定的描述方法，并为提高模拟性能提供了依据和基础，本文介绍ＶＩＴＡＬ的基本内容，并介绍用ＶＩＴＡＬ描述电路模型的方法。     

VHDL及系统级设计

本文从系统设计的角度介绍了应用ＶＨＤＬ进行系统设计的设计风格，结合一个典型例子。说明如何采用ＶＨＤＬ开始一个自顶向下的设计，指出如何在现有的环境中有效开发ＶＨＤＬ的应用。     

开放的VHDL模拟环境OVSE

本文介绍了一个开放的ＶＨＤＬ模拟环境。其基本模块包括：编译器、展开器、连接器和模拟器ＨＳＩＭ，可完成逻辑级的层次设计验证。重点阐述了开放ＶＨＤＬ编译的基本思想，简单叙述了模拟器的前端和后端共享开放模块。这些开放模块研制加环境新的ＶＨＤＬ工具提供了便利的支持。     

VHDL语言行为描述划分的研究与实现

硬件描述语言行为级划分的处理对象是行为级的硬件描述，其结果可以用来指导综合中数据通路的设计实现及后续综合。本文研究ＶＨＤＬ语言行为描述划分的内容和系统设计方法，提出了一种类层次可变权的ＶＨＤＬ语言行为划分算法，该算法将单级层次划分算法与多级层次划分算的思想统一到一种算法中；针对行为划分的目标特点本文在划分因素评估中提出了规模因素的思想。     

硬件描述语言VHDL

硬件描述语言ＶＨＤＬ及其支撑的设计自动化工具是ＥＤＡ领域的重要研究课题，本文简要介绍了硬件描述语言ＶＨＤＬ的特点、结构及应用．