一种雷达射频噪声干扰的数字产生方法

对模拟雷达工作的电磁环境及设计实用干扰机提供了一种有意义的方案。介绍一种任意分布雷达射频噪声干扰信号的数字产生方法，给出了基本电路，阐明了其工作原理，并对实际应用效果作了讨论。     

二维随机的多目标欺骗干扰原理及实现

研究论述了一种在基于DRFM的雷达干扰系统上实现掩护式欺骗干扰的新方法。基于雷达“旁瓣干扰”的干扰原理提出了距离方位二维随机的多假目标干扰的实现方法。给出了在某雷达对抗验证系统上的干扰效果图。     

基于稀疏约束拟合的机载雷达抗灵巧干扰方法

鉴于新样式的灵巧干扰对机载雷达性能带来了愈加严重的影响,提出了一种基于L1范数正则化最小二乘数据拟合的机载雷达抗灵巧干扰方法,即稀疏约束拟合法.该方法首先选取待检测距离门附近的数据样本构造基矩阵,对待处理距离门数据进行最小二乘拟合;然后对拟合系数的约束边界用稀疏约束拟合法代替现有最小二乘拟合法进行自适应计算,以防止过拟合引发剩余干扰问题的发生,同时保护可能存在的目标信号.仿真结果表明,本文所提方法可以有效抑制从旁瓣进来的延迟转发、随机频移、噪声卷积等多样式灵巧干扰,实现对干扰环境下运动目标的有效检测.     

基于DRFM的雷达超前干扰技术

针对雷达接收机采用脉冲前沿抗干扰技术侦察目标的问题,提出了一种基于数字射频存储器(DRFM)的雷达超前干扰方法.利用高速ADC对雷达信号进行采样并转换为数字比特流,通过FPGA设计重频跟踪器,实现对雷达射频信号的跟踪预测,并完成对雷达信号的无失真存储和延时叠加处理,最终调制出与雷达信号具有相干性的超前干扰信号.结果表明,干扰信号超前于目标回波信号,并且具有欺骗与压制两种干扰效果,试验结果达到了预期效果.     

基于Matlab的信号伪点剔除技术

Matlab工具是具有很强的科学计算和图形显示界面的软件系统，在简要介绍Matlab软件的基础上，结合信号处理工具箱，重点分析了Matlab用于对信号进行伪点剔除处理的关键技术，具体实例表明，使用Matlab信号处理工具箱可以很好地实现信号的伪点剔除。提高信号处理精度与效率．     

幅度和相位量化数字储频寄生信号分析

分析和比较了幅度和相往量化数字储频的寄生信号功率分布特性．以干扰PD雷达的有效性为条件，提出了对幅度和相位量化数字储频量化比特数的要求．分析和仿真的结果可为数字射频存储器的设计提供参考．     

一种基于IIR滤波的SAR射频干扰抑制方法研究

射频干扰（RFI）抑制技术是合成孔径雷达（SAR）的关键技术之一。首先对合成孔径雷达干扰抑制问题进行了简要描述，提出了一种对SAR射频干扰抑制方法研究的仿真模型，分析了干扰信号的特点；在此基础上，比较了3种检测RFI信号方法的特点，并采用无限冲击响应（IIR）滤波器在频域对干扰信号陷波。最后，利用SEASAT－SAR数据进行了仿真，结果表明频域识别与陷波的方法，计算简单、易于实现，可以有效的抑制RFI。     

灵巧型梁预测变形的一种高精度方法

目的是开发一种有效的方法简单而准确地检测挠性结构的变形,以承受未知横向载荷的梁为研究模型,将梁均匀分割成若干单元,在每个单元中心布上应变片,按Ｔｉｍｏｓｈｅｎｋｏ梁变形假设,引入有限元基本原理,推导了一种能够仅仅依据应变片的读数即可求解梁的变形的计算方法,理论和实验都证明了这一方法的可行性和准确性,该方法能够很容易地掖去预测其它复杂结构的变形。     

利用调频率匹配的DRFM欺骗干扰检测方法

针对转发式线性调频(LFM)有源欺骗干扰的检测问题,提出了基于干扰信号谐波分量调频率匹配的检测方法．数字射频存储器存在谐波效应特性,该方法通过分析干扰信号的频谱特征规律,建立谐波分量调频率参数库．在雷达距离门内同时存在目标回波和干扰信号的情形下,利用分数阶傅里叶变换检测雷达回波中LFM信号分量并估计其调频率,通过与参数库进行匹配分析,实现干扰信号的检测．仿真结果验证了该方法的有效性．     

两种干扰方式对雷达脉冲压缩技术的影响

在简要介绍了雷达脉冲压缩技术常用的相关处理和全去斜处理技术后,详细分析了在雷达波段相同时,这2种技术适用的条件：相关处理适用于窄带雷达;全去斜处理适用于宽带雷达,以及射频噪声干扰和混沌相干干扰对这2种脉冲压缩技术的干扰效果,并分别进行了仿真实验。结果表明：在干信比相同的条件下,射频噪声干扰对窄带雷达影响显著,混沌相干干扰对这2种脉冲压缩技术都能造成强有力的干扰。     

基于求和增量调制器的DRFM仿真

为了降低基于DRFM技术的干扰设备的寄生信号,根据寄生信号产生原理和改善寄生信号的方法,提出了一种基于求和增量调制器的信号处理方法,并使用System Generator进行了仿真.仿真结果表明,该方法能够在降低寄生信号的同时,仅少量增加数字信号的位宽,有利于节省DRFM存储信号所需的存储器件数量,提升了DRFM系统能够存储的信号的总时间长度,为PD雷达目标模拟器的设计提供了依据.     

一种有效识别速度欺骗干扰的方法

对假目标欺骗性干扰,假目标的多普勒频率及其变化率具有一定规律,而真目标的多普勒频率及其变化率具有不确定和无规律性.为有效识别欺骗性假目标,提出了一种新的根据多普勒频率及其变化率判断识别假目标的方法多普勒频率比较法.建模和仿真结果显示,该方法在判别运动目标和假目标上能取得较好的效果.     

智能电网控制中心显示平台的展望

为适应智能电网的发展需求及发展趋势,能量管理系统（EMS）的显示平台应相应地进行改进。为提高认知效率、降低认知负荷以及提高操作自然性,未来EMS的显示平台将更多地体现出智能化、协作化、精细化以及多通道4个发展特点.针对智能电网中EMS显示平台的技术发展进行展望,提出若干研究方向,包含以可视化及多视图为核心技术的显示平台输出端部分和此前较少被关注的显示平台输入端部分.研究成果有望为智能电网中EMS显示平台的建设提供理论及技术参考.     

用于二值图像认证的数字水印技术

为实现对二值图像的认证保护，提出了一种基于数字水印的用于图像完整性和所有者认证的算法. 首先利用像素扩展差（PSD）判断准则将图像块中的像素分为“可翻转”和“不可翻转”；然后利用混沌映射对图像块进行置乱；最后根据加密后的所有者水印信息，对图像块中4部分的“可翻转”像素进行修改，完成水印的嵌入. 实验结果表明，本算法具有良好的视觉透明性，能对图像的内容篡改进行定位，并解决了二值图像中均匀区域的保护这一难点问题.     

用智能天线和功率控制提高感知系统信干噪比

为了减小干扰和降低误码率,达到性能优化。将智能天线和功率控制两种技术相结合,通过智能天线对信号进行波束成形处理,再利用基于博弈论的发送端功率控制。考虑其他用户发送功率等级策略的影响,通过不断迭代功率,实现各个用户发送功率值的改善。比较纯粹使用功率控制的方法,可以使感知系统的信干噪比、吞吐量、发送功率等性能得到更多改善,仿真实验证明了其优越性。     

基于自动频率跟踪的虚拟数字锁相放大器

为避免传统设计中待测信号与参考信号之间的道间干扰,以及信号传输过程中引入的噪声,设计了一种基于LabVIEW开发平台的虚拟数字锁相放大器（DLIA：Digital Lock-In Amplifer）。通过引入自动频率跟踪模块,大大降低了待测信号与参考信号频率的失配程度。同时,在经典的正交相敏检波算法基础上,通过对输出信号进行优化处理,得到了良好的输出波形。实验结果显示,待测信号的信噪比RSNR可小于-20dB,可检测的最小幅值达10μV,自动频率跟踪模块的锁频误差小于0.02%,信号幅值的测量误差小于0.05%。该设计的自动频率跟踪能力的虚拟DLIA具有良好的测量稳定性。     

一种改进的基于 Hash 函数的 RFID 双向认证协议

针对物联网应用中,基于Hash函数的Radio Frequency Identification （ RFID,射频识别）安全认证协议存在缺陷以及安全协议认证效率不高等问题,提出了一种改进的基于Hash函数的RFID双向安全认证协议,协议能保护标签的数据隐私,防止重放、追踪、伪造等攻击。通过和已有的此类安全认证协议进行安全性分析和性能比较,结果表明该协议具有更高的认证效率,并且引入了标签认证标志Tuse、Tstore以及动态秘密值S,能有效地防止去同步化攻击的威胁,适用于低成本的RFID系统。     

基于UPnP家庭网关的远程访问及安全

针对智能家庭网络UPnP协议架构下,智能设备的安全性问题没有得到保证的缺陷,提出一个带有鉴权服务的家庭网关设备架构。在该架构下,远程用户进行操作前对其进行身份验证,通过身份验证的用户才允许接入内部家庭网络中,同时在家庭网关上添加一个家庭网络内部设备列表,列举出家庭网络内部的设备和所能提供的服务,方便控制和管理。家庭网络UPnP功能的一个应用实例说明,增加鉴权服务可提高家庭网络的安全性。     

基于MATLAB GUI的语音信号特征提取系统设计

语音信号的典型时频特性和核心处理算法是语音识别、合成和说话人识别等系统中的关键问题.结合线性预测分析技术(LPC)和美尔倒谱参数(MFCC)的算法原理,基于MATLAB GUI技术,设计完成了语音信号典型特征提取系统的界面平台,可实现语音信号的装载、播放和波形显示,LPC和MFCC的计算结果显示和数据存储等功能.界面的人机交互性好,操作简单方便,可提高对算法或数据处理效果的直观认识,对语音信号分析和处理等各个研究领域具有重要的现实意义.     

Design of logic process based low-power 512-bit EEPROM for UHF RFID tag chip

A 512-bit EEPROM IP was designed by using just logic process based devices. To limit the voltages of the devices within 5.5 V, EEPROM core circuits, control gate (CG) and tunnel gate (TG) driving circuits, DC-DC converters: positive pumping voltage (V _PP=4.75 V), negative pumping voltage (V _NN=−4.75 V), and V _NNL(=V _NN/2) generation circuit were proposed. In addition, switching powers CG high voltage (CG_HV), CG low voltage (CG_LV), TG high voltage (TG_HV), TG low voltage (TG_LV), V _{NNL_CG} and V _{NNL_TG} switching circuit were supplied for the CG and TG driving circuit. Furthermore, a sequential pumping scheme and a new ring oscillator with a dual oscillation period were proposed. To reduce a power consumption of EEPROM in the write mode, the reference voltages V _{REF_VPP} for V _PP and V _{REE_VNN} for V _NN were used by dividing V _DD (1.2 V) supply voltage supplied from the analog block in stead of removing the reference voltage generators. A voltage level detector using a capacitive divider as a low-power DC-DC converter design technique was proposed. The result shows that the power dissipation is 0.34 μW in the read mode, 13.76 μW in the program mode, and 13.66 μW in the erase mode.