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研究了n型碳化硅(SiC)极性表面、载流子浓度和退火温度对欧姆接触的影响,测试了不同样品的电流-电压曲线,并通过传输线方法计算比接触电阻。对于SiC衬底的硅面,GeNiTiAu合金材料的欧姆接触特性最好;而对于碳面,TiAu合金材料的接触电阻最小。衬底载流子浓度由1.5×101 7cm-3逐步提高到2.0×1018cm-3,金属与n型SiC衬底硅面的接触由肖特基接触变为欧姆接触,欧姆接触电阻随着载流子浓度的提高而明显降低。GeTiAu合金与SiC衬底硅面的接触电阻随着退火温度的提高非单调降低,900℃为最优退火温度。原子力显微镜结果显示,退火后样品表面粗糙度明显提高。 相似文献
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研究了源漏整体刻蚀欧姆接触结构对AlGaN/GaN高电子迁移率晶体管(HEMT)的欧姆接触电阻和金属电极表面形貌的影响.利用传输线模型(TLM)对样品的电学性能进行测试,使用原子力显微镜(AFM)对样品的表面形貌进行表征,通过透射电子显微镜(TEM)和X射线能谱仪(EDS)对样品的剖面微结构和界面反应进行表征与分析.实验结果显示,采用Ti/Al/Ni/Au(20 nm/120 nm/45 nm/55 nm)金属和源漏整体刻蚀欧姆接触结构,在合金温度870 c℃,升温20 s,退火50 s条件下,欧姆接触电阻最低为0.13 Ω·mm,方块电阻为363.14 Ω/□,比接触电阻率为4.54×10-7Ω·cm2,形成了良好的欧姆接触,降低了器件的导通电阻. 相似文献
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介绍了n -SiC/Ti/Pt欧姆接触的制备方法及其接触特性,其中n -SiC外延层是通过化学气相淀积的方法在偏离(0001)方向7.86.的4H-SiC衬底上进行同质外延生长所得.对于n -SiC/Ti/Pt接触系统,通过合金实验得到最优的欧姆接触制备条件,得到最小的比接触电阻为2.59×10-6 Ω·cm2,满足器件性能,为各种SiC器件的实现奠定了基础.同时,该接触系统还具有很好的高温稳定性,在100 h的400℃高温存储实验后,其比接触电阻基本稳定. 相似文献
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利用电子回旋共振(ECR)氢等离子体处理n型4H-SiC(0.5~1.5×1019cm-3)表面,采用溅射法制备碳化钛(TiC)电极,并在低温(<800℃)条件下退火。直线传输线模型(TLM)测试结果表明,TiC电极无需退火即可与SiC形成欧姆接触,采用ECR氢等离子体处理能明显降低比接触电阻,并在600℃退火时获得了最小的比接触电阻2.45×10-6Ω.cm2;当退火温度超过600℃时,欧姆接触性能开始退化,但是比接触电阻仍然低于未经氢等离子体处理的样品,说明ECR氢等离子体处理对防止高温欧姆接触性能劣化仍有明显的效果。利用X射线衍射(XRD)分析了不同退火温度下TiC/SiC界面的物相组成,揭示了电学特性与微观结构的关系。 相似文献
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P型GaAs欧姆接触的制作 总被引:2,自引:0,他引:2
在以Be作为离子源离子注入形成的P型GaAs衬底上分别使用Ti/Pt/Au和Cr/Pt/Au多层金属作为欧姆接触金属,并对比合金前后的差别。结果表明,使用Ti/Pt/Au作为欧姆接触金属效果更好,合金对于降低欧姆接触电阻率效果明显,合金后Ti/Pt/Au的接触电阻率可达到3.08×10-5Ω.cm2。 相似文献
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Ⅲ-Ⅴ族GaN基材料以其在紫外光子探测器、发光二极管、高温及大功率电子器件等方面的应用潜能而被广为研究.其中,低阻欧姆接触是提高GaN基器件光电性能的关键.金属/GaN界面上较大的欧姆接触电阻一直是影响器件性能及可靠性的一个问题.对于各种应用来说, GaN的欧姆接触需要得到改进.通过对相关文献的归纳分析,本文主要介绍了近年来在改进n-GaN工艺,提高欧姆接触性能等方面的研究进展. 相似文献
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二硒化钨(WSe2)具有双极导电特性,可以通过外界掺杂或改变源漏金属来调节载流子传输类型,是一类特殊的二维纳米材料,有望在未来集成电路中成为硅(Si)的替代材料.文章采用理论与实验相结合的方式系统分析了 WSe2场效应晶体管中的源漏接触特性对器件导电类型及载流子传输特性的影响,通过制备不同金属作为源漏接触电极的WSe2场效应晶体管,发现金属/WSe2接触的实际肖特基接触势垒高低极大地影响了晶体管的开态电流.源漏金属/WSe2接触特性不仅取决于接触前理想的费米能级差,还受到界面特性,特别是费米能级钉扎效应的影响. 相似文献
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The optimization of dopant-segregated Schottky (DSS) and raised source/drain (RSD) FinFETs is investigated through a 2-D and 3-D TCAD study. ldquoSilicide gatingrdquo due to fringing fields extending from a flared silicide contact degrades DSS and RSD FinFET performances. Thus, for a multifin DSS device, the individual source/drain fins should have minimal silicide flaring and be strapped with a metal bar. For large fin pitches (FPs), this results in lower intrinsic delay and much lower delay dependence on FP than optimized RSD FinFETs, which have source/drain fins strapped using lateral epitaxial growth and accessed with vias. However, RSD FinFETs achieve lower delay for small FP and fin heights (H fin) due to low via-to-gate fringing capacitance. Thus, a new structure is proposed, called the recessed strap DSS FinFET, which combines the merits of optimized DSS and RSD FinFETs in a way that provides equivalent or improved performance over all ranges of FP and H fin. 相似文献
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研究了在60℃下大气中退火不同时间对Au/p-CdZnTe(CZT)欧姆接触特性的影响.通过I-V测试发现,退火2 h时,Au/p-CZT能得到较好的欧姆接触特性.用SEM和XPS进一步分析发现,在2 h退火过程中,Au大量向CZT体表层扩散,作为受主杂质占据Cd位,对CZT体表层进行了p型重掺杂,形成了M-p -p型欧姆接触.Cd、Te在退火过程中几乎未向Au层扩散,Au在扩散过程中未与CZT中的元素形成任何化合物.同时,CZT侧面有27.01%的Te氧化成有钝化作用的TeO2. 相似文献
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本文对p-GaN/Au的接触电阻率进行了研究.用沸腾的王水处理p-GaN表面后,p-GaN/Au可直接形成电阻率为0.045Ω·cm~2的欧姆接触.接触电阻率测试和I-V特性曲线测试表明,在N_2气氛围中退火可影响p-GaN/Au接触电阻率的大小.在700℃温度下退火5min后,接触电阻率最小,其值为0.034Ω·cm~2,而在900℃温度下退火5min后,I-V特性曲线是非线性的。分析表明,在700℃温度下退火后,p-GaN/Au的界面间的反应使接触面增大,而在900℃温度下退火后,p-GaN表面的N会扩散到Au层里在p-GaN表面层产生N空位,这是p-GaN/Au接触电阻率变化的主要原因. 相似文献
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本文对金属—n型Ⅲ-Ⅴ族化合物半导体欧姆接触的接触电阻进行了理论分析,研究了AuGeNi/n-InP欧姆接触的电学特性、冶金性质和组分分布,其最佳工艺条件已用于器件制造. 相似文献
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In this letter, we propose a novel design methodology for engineering source/drain extension (SDE) regions to simultaneously improve intrinsic dc gain (AVO) and cutoff frequency (fT ) of 25-nm gate-length FinFETs operated at low drain-current (I ds=10 muA/mum). SDE region optimization in 25-nm FinFETs results in exceptionally high values of AVO (~45 dB) and f T (~70 GHz), which is nearly 2.5 times greater when compared to devices designed with abrupt SDE regions. The influence of spacer width, lateral source/drain doping gradient, and the spacer-to-gradient ratio on key analog figures of merit is examined in detail. This letter provides new opportunities for realizing future low-voltage/low-power analog design with nanoscale SDE-engineered FinFETs 相似文献