快速频率合成技术的发展

该文介绍了频率合成技术的发展历程,着重综述了当前国内外快速频率合成的方法及其技术水平,并指出了频率合成技术的未来发展方向。     

LMX2306在锁相环式频率合成器中应用

实现了目前应用最普遍的利用PLL(锁相环)技术的频率合成器.以NS(国家半导体公司)的流行PLL芯片LMX2306,并应用NS提供的免费软件EasyPLL实现此方案,提供了构建频率合成器这曾经设计困难的一种简单可行的方法.     

带自适应斜坡补偿的COT控制Buck变换器

提出了一种采用自适应斜坡补偿(ARC)的恒定导通时间控制Buck变换器。引入了两个斜坡电压,实现对电感电流下降斜率的检测;通过负反馈环路调节斜坡斜率,使斜坡斜率跟随电感电流下降斜率的变化。最终斜坡补偿带来的额外极点被固定下来,以便于补偿设计。在此基础上,引入瞬态增强电路,提高了负载阶跃响应速度。在5 V输出电压下,负载从3 A到100 mA阶跃时,输出上冲电压减小了150 mV,恢复时间缩短了10 μs。负载从100 mA到3 A阶跃时,输出下冲电压减小了130 mV,恢复时间缩短了12 μs。     

基于锁定时间分析的锁相环频率合成器

提出了一种新的针对采用二阶无源滤波器的锁相环频率合成器锁定时间的估算公式,并通过仿真软件及实测结果对该公式进行了验证。基于该估算公式,设计了一种具有快速锁定功能的锁相环频率合成器。实验结果表明该锁相环频率合成器锁定时间小于7μs,具有快速锁定的功能。同时该锁相环还具有良好的相位噪声性能,对于32GHz输出信号相位噪声为-72dBc/Hz@1kHz以及-90dBc/Hz@1MHz。     

一种数字COT控制Buck变换器设计

设计了一种基于数字COT控制的DC-DC变换器。通过分时复用的方法,采用单个ADC实现输入/输出电压和误差电压的量化,并通过内部数字信号计算得到电感电流信息。为克服ADC量程和精度之间的矛盾,使用PGA和DAC实现对6 bit ADC量程的扩展。Buck变换器在输入电压3.3 V、输出电压1.8 V、开关频率1 MHz下进行了仿真验证,输入电压阶跃响应时间从276μs/324μs下降到几乎无影响,负载阶跃响应时间达到39μs/39μs,电源调整率为0.14%,负载调整率为0.14%,输出精度达到了4 mV。     

一种电流失配自适应补偿宽带锁相环设计

针对宽带自偏置锁相环(PLL)中存在严重的电荷泵电流失配问题,提出了一种电流失配自适应补偿自偏置锁相环。锁相环通过放大并提取参考时钟与反馈时钟的锁定相位误差脉冲,利用误差脉冲作为误差判决电路的控制时钟,通过逐次逼近方法自适应控制补偿电流的大小,逐渐减小鉴相误差,从而减小了锁相环输出时钟信号抖动。锁相环基于40 nm CMOS工艺进行设计,后仿真结果表明,当输出时钟频率为5 GHz时,电荷泵输出噪声从-115.7 dBc/Hz@1 MHz降低至-117.7 dBc/Hz@1 MHz,均方根抖动从4.6 ps降低至1.6 ps,峰峰值抖动从10.3 ps降低至4.7 ps。锁相环输出时钟频率为2～5 GHz时,补偿电路具有良好的补偿效果。     

一种宽频率范围电荷泵锁相环快速锁定方法

以一种适用于现场可编程门阵列(FPGA)芯片的宽频率范围电荷泵锁相环(CPPLL)为例,介绍了一种通过添加简单辅助电路来减小锁相环(PLL)上电锁定时间的方法.该方法在传统电荷泵锁相环的基础上添加了预充电电路,可以大大减少压控振荡器控制电压(VCIRL)拉升的时间.除此之外还添加了频率比较电路,将较宽的频率范围分成若干...     

基于模糊逻辑控制的自适应锁相环设计

针对某型雷达在航天器频率的跟踪测量过程中,由于目标动态变化影响较大,存在跟踪稳定性较差、测量精度偏低的问题,提出了对雷达锁相跟踪环路采用模糊逻辑控制的自适应变带宽设计。该方法主要是通过引入模糊逻辑控制器,利用输入值适配控制规则,为每个控制规则确定其适配程度,并且采过加权计算合并规则的输出,控制环路滤波器的系数,从而自动调整环路带宽,达到增强雷达设备频率跟踪稳定性和提高测量精度的目的。仿真结果表明,模糊逻辑控制自适应变带宽锁相环跟踪目标的稳定性和测量精度都优于传统锁相环。     

一种低功耗频率预置快速锁定的锁相环频率综合器

本文提出了一种2.4GHz低功耗频率预置快速锁定的锁相环频率综合器,该频率综合器使用0.18um 的CMOS 工艺制作。设计了低功耗的混合信号压控振荡器,双模预置分频器,数字处理器和非易失性存储器来降低整体系统的功耗和减小锁定时间。数字处理器可以在工艺偏差的情况下自动的校正压控振荡器的预置频率,使得对振荡器频率的预置可以达到很高的精度。测试结果表明,在1.8V 的电源电压下,频率综合器的电流消耗为4mA,它的典型的锁定时间小于3us。     

一种L波段小型化高性能锁相频率源

利用锁相环技术,实现了一种小型化高性能L波段频率源方案。设计得到的频率源输出频率为1.8～2.1GHz,同时具备低功耗、低相噪、低杂散等特点,且其体积和重量分别仅为28mm×20mm×6.4mm和15g,完全满足航天导航应用的要求。     

一种超高频RFID阅读器中的双环锁相环

采用GF 130 nm CMOS工艺,设计了一种低功耗低噪声的电荷泵型双环锁相环,该锁相环可应用于符合国际及中国标准的超高频射频识别阅读器芯片。通过对双环锁相环在带宽和工作频率上的合理设置,以及对压控振荡器中变容二极管偏置电阻及电荷泵中参考杂散的理论分析和优化设计,改进了锁相环电路功耗和噪声性能。仿真结果表明,该锁相环在输出工作频率范围为840~960 MHz时,功耗为31.21 mW,在距中心频率840.125 MHz频偏100 kHz处的相位噪声为 -108.5 dBc/Hz,频偏1 MHz处的相位噪声为 -132.3 dBc/Hz。与同类锁相环相比较,本文电路在噪声和功耗方面具有一定优势。     

基于锁相环多相位时钟实现小数分频的方法

介绍了一种基于锁相环的多相位时钟实现小数分频方法,利用一个可配置计数步长的相位选择计数器进行循环计数,计数器的值用来控制相位选择器的选择信号。相位选择器的输入为锁相环输出时钟的多个相位版本,相位选择器的输出既作为相位选择计数器的计数时钟,又作为整数分频器的输入时钟。计数器不断地在循环累加,相位选择器的输出时钟相位随之发生变化。整数分频器的输入时钟被不断地插入了一个相位差,其输出实现了分辨率为0.125的小数分频。最后对电路进行了仿真验证。     

用于Ka波段锁相环的宽带注入锁定分频器

基于0.13 μm CMOS工艺,提出了一种用于Ka波段锁相环频率综合器的宽带注入锁定分频器。分析了传统注入锁定分频器的结构、自谐振频率和锁定范围。采用2位可变电容阵列和差分信号互补谐振腔直接注入方法,实现了宽带的注入锁定分频。仿真结果表明,当注入信号幅度V_p为0.6 V时,该注入锁定分频器在24.1~35.6 GHz频率范围内的锁定范围为38.5%。与VCO联合仿真,结果表明,该分频器能准确实现二分频,适用于Ka波段锁相环。     

一种用于射频锁相环的快速自动频率控制电路

基于TSMC 180 nm CMOS工艺,设计了一种应用于GNSS接收机锁相环的快速自动频率控制电路。采用准闭环结构,并通过二分查找的方式寻找最优电容阵列控制字,缩短了频率粗调节时间,从而缩短了锁相环的锁定时间。仿真结果表明,当AFC电路工作时,PLL锁定时间为7 μs,其中,频率粗调节时间约为4 μs。     

A 2 GHz Phase-Locked Loop Frequency Synthesizer with On-Chip VCO

This paper discusses the implementation of the building blocks for a 2 GHz phase-locked loop frequency synthesizer in a standard 0.5 m BiCMOS process. These blocks include a low-power optimized dual modulus prescaler which is able to operate with input frequencies up to 2.7 GHz, a phase detector with extremely constant gain throughout the input phase difference range, a chargepump with a rail-to-rail output, and an on-chip voltage-controlled oscillator.     

一种捷变频锁相环设计研究

VCO预置电压技术为实现锁相环快速锁定提供了较好的解决方案。分析了电压预置的原理的实现可行性和针对具体PLL的优化设计。提出了电压预置技术具体的系统实现流程和电压预置后可能会产生环路失锁等现象,通过一些具体辅助电路的加入来解决快速跳频和环路锁定的问题。运用ADS仿真设计软件搭建PLL框架,观察预置电压后的锁定时间。仿真结果表明,使用该技术后环路的锁定时间大幅度缩短。     

Adaptive-Bandwidth Phase-Locked Loop With Continuous Background Frequency Calibration

This brief presents an adaptive-bandwidth (BW) phase-locked loop (PLL) that retains the optimal jitter performance over a wide frequency range via continuous background frequency calibration. The effective center frequency of the voltage-controlled oscillator (VCO) is calibrated by adjusting the feedforward division factor while a dual-PLL architecture hides the switching transients. As a result, the core ring oscillator only needs to operate over a narrow frequency range of 2 : 1 that is optimal for the jitter, supply sensitivity, and charge pump current mismatch over process, voltage, and temperature (PVT) conditions. The prototype PLL was fabricated in a 0.13-$muhbox{m}$ CMOS process, consumed 36 mW of power, and occupied $1.1 times 0.46 hbox{mm}^{2}$ of area. The measured root-mean-square (RMS) tracking jitter was less than 0.2% of the reference clock period for the wide range of output frequency (2 MHz–1 GHz) and multiplication factor $(2^{0 - 9})$, which supports that the PLL BW scales adaptively with the reference frequency. Compared to a PLL without frequency calibration, the proposed PLL demonstrated the jitter reduction up to 80%.