基于环形振荡器的TSV故障非接触测试方法

为避免传统的探针检测对硅通孔(TSV)造成损伤的风险,提出了一种非损伤的TSV测试方法.用TSV作为负载,通过环形振荡器测量振荡周期.TSV缺陷造成电阻电容参数的变化,导致振荡周期的变化.通过测量这些变化可以检测TSV故障,同时对TSV故障的不同位置引起的周期变化进行了研究与分析,利用最小二乘法拟合出通过周期来判断故障位置的曲线,同时提出预测模型推断故障电阻范围.测试结构是基于45 nm PTM COMS工艺的HSPICE进行设计与模拟,模拟结果表明,与同类方法相比,此方法在测试分辨故障的基础上对TSV不同位置的故障进行分析和判断,并能推断故障电阻范围.     

阻变存储阵列的自动化测试系统

阻变存储器(RRAM)是一种新型的不挥发存储技术,研究阻变存储器阵列规模的存储性能以及可靠性问题是推进RRAM实用化的关键.目前通用的基于微控探针台的半导体参数分析的常规测量系统无法完成对阵列的自动化测试.利用半导体参数分析仪(4200-SCS)、开关矩阵以及相关外围电路搭建了一套针对阻变存储阵列的自动测试系统,实现了1MbitRRAM芯片的初始阻态分布的读取、初始化测试、存储单元的自动化编程/擦除操作.测试结果表明,该测试系统可以实现阻变存储阵列的自动化测试,为进一步工艺参数和编程算法的优化设计奠定基础.     

基于阻变存储器的物理不可克隆函数设计

物理不可克隆函数(PUF)将集成电路制造过程中产生的工艺变化作为一种安全原语,已被广泛应用于硬件安全领域,特别是身份认证和密钥存储。提出了一种基于阻变存储器(RRAM)阵列的PUF优化设计,采用2T2R差分存储结构,并利用阵列中RRAM单元的阻值变化产生PUF的随机性,以实现更高安全级别所需的大量激励-响应对(CRP)。RRAM PUF的存储单元基于28 nm工艺实现,其面积仅为0.125μm²,相比传统PUF存储单元面积开销减小,在入侵和侧信道攻击方面具有更好的鲁棒性。实验数据表明,RRAM PUF唯一性达到了约49.78%,片内汉明距离为0%,一致性良好,具有较好的随机性。     

CuxSiyO阻变存储器单粒子和总剂量辐照效应

对CuxSiyO结构的阻变存储器(RRAM)进行了总剂量(TID)以及单粒子辐照(SEE)实验.总剂量实验中,1T1R样品分别接受总剂量为1,2和3 kGy (SiO2)的60Co γ射线辐射.样品中没有出现低阻在辐照后翻转的现象.单粒子辐照实验中,16 kbit RRAM阵列样品分别接受线性能量转移(LET)值最高达75 MeV的4种离子束的辐射.样品中没有出现低阻在辐照后翻转的现象.除一组无翻转外,存储单元的高阻到低阻的翻转率皆在0.06％左右.实验结果证实了RRAM中已经形成的导电通道不会受辐照影响,因此不存在低阻翻转为高阻的现象.     

ASON网络中一种新型的域间节点故障定位机制

在研究链路管理协议(LMP)单域故障定位的基础上,提出了一种自动交换光网络(ASON)的域间节点故障定位的新型方法.基于网关节点跨域通信的域间节点故障定位机制,利用ASON分布式控制平面完成故障定位功能,可以不依赖于传送平面的编码方式和网管人员的参与,并在各种域间节点故障情形下分别阐述了定位机制的工作原理以及定位过程.     

利用BIT技术提高雷达维修性

在现代复杂电子系统中,机内测试(BIT)技术作为提高系统可维修性和可测试性的重要手段,日益得到普遍重视和广泛应用。根据设计原则,BIT系统采用多机分布式结构,故障检测电路和故障检测软件采用通用化设计,故障定位采用基于故障传播有向图的故障定位方法。本文对雷达设备的维修性及状态监测方面进行了探索,主要阐述了机内测试系统的实现结构及其基于故障树算法实现故障定位的原理,介绍了通用故障检测电路的工作原理,总结了设计过程中应注意的问题及相应的解决方法。     

基于130nm PD-SOI工艺存储单元电路的抗辐射加固设计

基于130 nm部分耗尽绝缘体上硅(SOI) CMOS工艺,设计并开发了一款标准单元库.研究了单粒子效应并对标准单元库中存储单元电路进行了抗单粒子辐射的加固设计.提出了一种基于三模冗余(TMR)的改进的抗辐射加固技术,可以同时验证非加固与加固单元的翻转情况并定位翻转单元位置.对双互锁存储单元(DICE)加固、非加固存储单元电路进行了性能及抗辐射能力的测试对比.测试结果显示,应用DICE加固的存储单元电路在99.8 MeV ·cm2 ·mg_1的线性能量转移(LET)阈值下未发生翻转,非加固存储单元电路在37.6 MeV·cm2·mg_1和99.8 MeV·cm2·mg_1两个LET阈值下测试均发生了翻转,试验中两个版本的基本单元均未发生闩锁.结果证明,基于SOI CMOS工艺的抗辐射加固设计(RHBD)可以显著提升存储单元电路的抗单粒子翻转能力.     

电源管理IC失效模式验证及定位方法

电源管理集成电路(IC)的自动测试机(ATE)测试故障主要包括连续性失效、直流参数测试失效、交流参数测试失效和功能测试失效.ATE测试适用于大规模量产的不良产品的筛选,但是将ATE测试结果直接应用于失效分析依然存在覆盖局限性问题.针对不同功能测试结果,采用了不同的失效模式验证和分析方法.综合运用I-V曲线测试仪、示波器、函数发生器等仪器进行失效模式验证;使用微光显微镜、光诱导电阻变化仪器进行缺陷的失效定位;并借助电路原理图、版图进行故障假设;分析由过电应力、静电放电损伤、封装缺陷等导致的物理损伤;最终揭示了电源管理IC功能失效的主要原因.     

1D介质型EBG噪声隔离性能的有限元建模分析

提出了一种分析多层印刷电路板电源分配网络(power distribution network, PDN)中一维(1D)介质型电磁带隙(electromagnetic band-gap, EBG)结构噪声隔离性能的1D有限元数值计算方法.将1D介质型EBG的3D结构简化为1D有限元模型，通过直接求解波动方程获得传输系数T、反射系数R以及散射参数S.利用R-T曲线可直观地判定频率禁带，而采用分贝表示的S₂₁参数则更方便评价噪声隔离度.根据介质型EBG的周期数、介电常数和周期长度等参数对噪声隔离性能影响的仿真结果，针对少周期、不完全禁带EBG结构提出了先采用多周期EBG结构预测禁带，再通过调整介电常数和周期长度扩展禁带和增强噪声隔离度的两阶段设计方法.采用3D全波电磁仿真验证了1D有限元算法的合理性.     

基于编码的透明光网络故障定位算法研究

有效的故障管理需要依靠从网络中收集到的信息来实现,在透明光网络中,这些信息通过监控设备来传递.可通过分析光设备和监控设备的特性,利用编码的方法对透明光网络(设置了监控器)进行故障定位.文章采用的算法既考虑了不存在漏/误告警的理想情况,也考虑了存在漏/误告警的非理想情况,从而提高了故障定位的准确性.     

基于0.13μm标准逻辑工艺的1 Mb阻变存储器设计与实现

采用了SMIC 0.13μm标准CMOS工艺设计并实现了一个1 Mb容量的基于1T1R结构的阻变存储器.描述了整个芯片的基本存储单元、存储器架构以及特殊的电路设计技术,包括优化的存储器架构、用于降低reset功耗的多电压字线驱动、使电阻分布更紧凑的斜坡脉冲写驱动以及可验证的读取参考系统.芯片实现了22F<'2>的存储单...     

新型阻变存储器内的电压解决方案

相对于现在流行的FLASH型存储器,新型阻变存储器(resistive-RAM,RRAM)有很多优势,比如较高的存储密度和较快的读写速度。而针对RRAM的读写操作特性,提出了一种适用于新型阻变存储器的提供操作电压的电路。该方案解决了新型存储器需要外部提供高于电源电压的操作电压的问题,使得阻变存储器能应用于嵌入式设备。同时,对工艺波动和温度波动进行补偿,从而降低了阻变存储器的读写操作在较差的工艺和温度环境下的失败概率,具有很强的实际应用意义。该设计采用0.13μm标准CMOS 6层金属工艺在中芯国际(SMIC)流片实现,测试结果表明,采用此电路的RRAM能正确地进行数据编程和擦除等操作,测试结果达到设计要求。     

一种基于多值RRAM的快速逻辑电路

针对移动物联网设备,提出一种基于多值RRAM的快速逻辑电路,以实现非易失性存储与快速逻辑运算。利用RRAM多值存储特性,采用Crossbar结构,实现了简单快速的译码器与高存储密度查找表,使逻辑电路具有较快的运算速度和较小的面积。基于该结构实现了4位、8位和16位的乘法器,其外围电路采用SMIC 65 nm CMOS工艺实现,而其核心多值RRAM则采用Verilog-A 模型模拟。仿真结果表明,与传统CMOS逻辑电路相比,基于多值RRAM的16位乘法器的速度提高了35.7%,面积减少了14%。     

采用基本门单元完全测试矢量的测试生成算法

文章介绍了一种采用基本逻辑门单元的安全测试矢量集生成测试矢量的方法，该方法可以将搜索空间限制在2(n 1）种组合内。它采用故障支配和故障等效的故障传播、回退等技术，建立了一套从局部到全局的测试生成新方法。同时，利用基本门单元安全测试矢量的规律性，可以实现最小的内存容量要求。在一些基准电路的应用实例中，得到了满意的结果。     

Write Disturbance Modeling and Testing for MRAM

The magnetic random access memory (MRAM) is considered one of the potential candidates that will replace current on-chip memories (RAM, EEPROM, and flash memory) in the future. The MRAM is fast and does not need a high supply voltage for read/write operations, and is compatible with the CMOS technology. It can also endure almost unlimited read/write cycles. These combined advantages of RAM and flash memory make it a potential choice for SOC. In this paper, we present the write disturbance fault (WDF) model for MRAM, i.e., a fault that affects the data stored in the MRAM cells due to excessive magnetic field during the write operation. We also construct the SPICE macro model for the magnetic tunneling junction (MTJ) device of the toggle MRAM to obtain circuit simulation results. We then present an MRAM fault simulator called RAMSES-M, based on which we derive the shortest test for the proposed WDF model. The test is shown to be better and more robust as compared with the conventional March C-test algorithm. We also present a March 17 N diagnosis algorithm for identifying WDF. A 1 Mb MRAM chip has been designed and fabricated using a CMOS-based 0.18-mum technology. The proposed WDF model is justified by chip measurement results, with the march test results reported. Finally, specific MRAM fault behavior and test issues are discussed.     

Application of nanojunction-based RRAM to reconfigurable IC

A novel reconfigurable architecture, rFPGA, is developed by utilising high-density resistive memory (RRAM) circuits as FPGA components. Different from the existing CMOS-nano hybrid FPGAs that use crossbars, the rFPGA mainly consists of 1T1R RRAM structures (one CMOS transistor is integrated with a two-terminal resistive nanojunction) that can be fabricated using an efficient CMOS-compatible process. These 1T1R structures can significantly improve the FPGA memory and routing circuits, and enable the rFPGA to achieve at least a 2x density enhancement along with a 10% reduction of delay and power, compared with the corresponding CMOS FPGA.     

还原时间对AlOx/WOx RRAM开关速度的调制作用

基于128 kbit AlOx/WOx双层结构阻变存储器(RRAM)芯片,提出并验证了还原时间对RRAM开关速度的调制作用,同时设计了一种固定电压幅值逐步增大脉宽的算法用于RRAM阵列中速度的测试.还原处理的时间越长,AlOx层的厚度越薄,同时氧空位的含量增多,可加快导电细丝的形成、断裂和重新连接,进而提升芯片的开关速度.测试结果表明,还原时间由10 min增加至30 min,在4V和4.5V操作电压下,FORMING速度分布的均值分别由200 ns减小至120 ns和由100 ns减小至60 ns;在4V和4.5V操作电压下,RESET速度分布的均值分别由160 ns减小至120 ns和由120 ns减小至100 ns;SET速度分布的均值在4V电压下可由120 ns减小至80 ns.此外,还原时间的增长可以改善速度分布的一致性,减小速度的波动.     

Polymer-based non-volatile resistive random-access memory device fabrication with multi-level switching and negative differential resistance state

Resistive random-access memory (RRAM) has been widely considered for its prospective applicability owing to its non-volatile characteristics. In this study, a polymer-based vacuum-free RRAM device fabricated with the conductive polymer, poly(3,4-ethylene-dioxythiophene)-poly(styrenesulfonate) (PEDOT:PSS) was proposed. Pristine PEDOT:PSS coated on indium tin oxide (ITO) electrode was used as the active layer, while PEDOT:PSS with 16 vol% ethylene glycol was added for the top electrode. The PEDOT:PSS-based RRAM device demonstrated controlled non-volatile bipolar switching and a good ON/OFF ratio with a negative differential resistance effect in the high-voltage range during the RESET process. Multi-level switching was also accomplished by controlling the voltage, which demonstrated reliable and non-volatile switching. The switching mechanism of this polymer RRAM device can be explained through the electrochemical filamentary formation as well as the current-induced phase segregation of PEDOT:PSS near the anode(ITO)/polymer interface.     

一种基于存储器故障原语的March测试算法研究

研究高效率的系统故障测试算法,建立有效的嵌入式存储器测试方法,对提高芯片良品率、降低芯片生产成本,具有十分重要的意义.从存储器基本故障原语测试出发,在研究MarchLR算法的基础上,提出March LSC新算法.该算法可测试现实的连接性故障,对目前存储器的单一单元故障及耦合故障覆盖率提升到100%.采用March LSC算法,实现了内建自测试电路(MBIST).仿真实验表明,March LSC算法能很好地测试出嵌入式存储器故障,满足技术要求.研究结果具有重要的应用参考价值.