高增益0.6μm CMOS运算放大器

本文介绍了采用CSMC 0.6μm CMOS工艺设计的两级放大结构的高增益运算放大器电路。用Hspice软件对电路进行了仿真,绘制了版图并给出了测试方案。仿真结果表明,在-40℃~120℃的温度范围内,电路能够将输入信号放大5000倍以上。电路采用+5V或者3.3V单电源供电,芯片面积为1070μm×640μm。测试结果表明,该运算放大器工作电流小于2mA,增益72dB。     

全差分增益提高运算放大器的分析与设计

通过增益提高技术,一个全差分增益提高套筒式共源共栅运算放大器被提出和设计。该运算放大器得主运算放大器是由全差分套筒式共源共栅放大器构成,并带有一个开关电容共模反馈电路。而增益提高放大器是由全差分析叠式共源共栅放大器构成,它的共模反馈电路是连续时间反馈电路。该运算放大器采用中芯国际0．35μmixed-signal CMOS工艺设计,运算放大器的直流增益可达到129dB,而单位增益频率为161MHz。     

一种新型高速CMOS全差分运算放大器设计

设计了一种基于流水线模/数转换系统应用的低压高速CMOS全差分运算放大器。该运放采用了折叠式共源共栅放大结构与一种新型连续时间共模反馈电路相结合以达到高速度及较好的稳定性。设计基于SMIC 0.25μm CMOS标准工艺模型,在Cadence环境下对电路进行了Spectre仿真。在2.5V单电源电压下,驱动0.5pF负载时,开环增益为71.1dB,单位增益带宽为303MHz,相位裕度为52°,转换速率高达368.7V/μs,建立时间为12.4ns。     

高性能全差分运算放大器设计

为了得到更高的增益和更好的稳定性,采用两级放大结构和两种共模反馈环路,设计了一种基于0.18μm CMOS工艺的高性能两级全差分运算放大器。仿真结果表明,设计的运放在1.8V电源电压和5pF负载下,直流增益为97.12dB,单位增益带宽为756MHz,共模抑制比为323.24dB,相位裕度为46°。该运放可以运用于低压电路、高精度A/D转换器等。     

一种基于准浮栅技术的新型低压全差分运算放大器

讨论分析了准浮栅晶体管的工作原理、电气特性及其等效电路。基于准浮栅 PMOS 晶体管,设计实现了全差分运算放大器。在 1.3V 的单电源电压下,运算放大器的最大开环增益为 63.7dB,相位裕度为 63°,单位增益带宽为26.1MHz。利用本文设计的准浮栅全差分运放,设计实现了增益可调的放大器。     

一种全差分增益增强型运算放大器的设计

设计了一种用于高速ADC中的全差分运算放大器。该运算放大器由主运放、4个辅助运放和一种改进型开关电容共模反馈电路组成,主运放采用折叠式共源共栅结构,并引入增益增强技术提高增益。采用SMIC 0.18μm,1.8 V工艺,在Cadence电路设计平台中利用Spectre仿真,结果表明：运放增益达到115 dB,单位增益带宽805 MHz,而功耗仅为10.5 mW,运放在8 ns的时间内可以达到0.01%的建立精度,可用于高速高精度流水线( Pipelined) ADC中。     

0.18μm数字CMOS工艺下的高增益运算放大器设计

基于SMIC 0.18μm数字CMOS工艺,设计了一种基于增益增强技术的折叠式共源共栅运算放大器,并采用衬底校准技术增大了运放的输入摆幅,可用于13位30MHz采样频率的流水线模数转换器,分析了受流水线性能限制的运放性能.仿真结果表明运放在1V的输入摆幅下开环增益大于100dB,8.5pF负载电容下单位增益带宽为322MHz,功耗仅为1.9mW.     

一种高增益低功耗CMOS运算跨导放大器的设计

本文采用套筒式级联增益自举电路,设计了一种用于高速、高分辨率ADC的CMOS全差分运算放大器,达到了高增益、低功耗的设计目标。在3.3V电源电压下,基于TSMC0.35μm CMOS工艺模型,本设计驱动1pF负载时,相位裕度为65°,单位增益带宽为320MHz,功耗5.7mW,压摆率为200V/μs。     

0.18μm数字CMOS工艺下的高增益运算放大器设计

基于SMIC 0.18μm数字CMOS工艺,设计了一种基于增益增强技术的折叠式共源共栅运算放大器,并采用衬底校准技术增大了运放的输入摆幅,可用于13位30MHz采样频率的流水线模数转换器,分析了受流水线性能限制的运放性能.仿真结果表明运放在1V的输入摆幅下开环增益大于100dB,8.5pF负载电容下单位增益带宽为322MHz,功耗仅为1.9mW.     

基于0.13μm CMOS工艺的快速稳定的高增益Telescopic放大器设计

提出了一个0.13μm CMOS工艺下的快速稳定的高增益Telescopic放大器的设计。该设计采用了增益提高技术,分析了这种技术的增益模型和频率响应模型。后仿真结果表明,该设计开环直流增益为98 dB,在4.5 ns的建立时间之内达到0.02%的稳定精度,而且没有超调的现象,其等效输入噪声小于4 nV/rtHz,在1.2 V供电下消耗电流2 mA。     

0.18μm数字CMOS工艺下的高增益运算放大器设计

基于SMIC 0.18μm数字CMOS工艺，设计了一种基于增益增强技术的折叠式共源共栅运算放大器，并采用衬底校准技术增大了运放的输入摆幅，可用于13位30MHz采样频率的流水线模数转换器，分析了受流水线性能限制的运放性能. 仿真结果表明运放在1V的输入摆幅下开环增益大于100dB, 8.5pF负载电容下单位增益带宽为322MHz，功耗仅为1.9mW.     

折叠式共源共栅运算放大器的0.6μm CMOS设计

折叠式共源共栅结构的运算放大器不仅能提高增益、增加电源电压噪声抑制能力,而且在输出端允许自补偿.基于0.6μm CMOS工艺,验证了一种折叠共源共栅的运算放大器的参数指标.理论计算和实际分析相结合,仿真结果达到设计指标要求.     

一种高线性宽带CMOS全差分放大器

设计了一种高线性度的宽带CMOS全差分放大器,输入级采用带有电阻共模负反馈的差分电路,输出级则由推挽跨导运算放大器及其反馈环路组成.采用输入级源退化电阻及输出级负反馈技术,使得差分输出峰峰值为1 V时三阶谐波失真达到-60 dB.同时利用反馈环路中反馈电容的欠阻尼滞后补偿作用,使放大器的带宽增大了15%.测试结果表明,在0.25 μmCMOS工艺下,该放大器-3 dB带宽达到150 MHz,噪声系数小于14 dB.     

一种高增益高功耗效率全差分运算跨导放大器

基于一种新型低压降、高输出电阻镜像电流源,设计了一种高增益、高功耗效率全差分运算跨导放大器(OTA).该OTA基于0.18 μm CMOS工艺设计,电源电压为1.8V.在保证1.8VPP差分输出电压摆幅的前提下,获得了较高的直流电压增益.采用NMOS管差分对作为输入的套筒式结构.结果 表明,在2.3 mA偏置电流、2 ...     

1 V低功耗套筒式CMOS运算放大器的设计

介绍了一种用于低电压CMOS模拟集成电路设计的阈值调节思想。利用该思想,在0.35μm标准CMOS工艺条件下,设计出电源电压仅为1 V的套筒结构集成运算放大器(Tele-scopic OPA)。HSPICE仿真表明,与传统结构相比,新型结构在保证增益、带宽等放大器重要指标的基础上,功耗有了显著的降低。     

一种全差分增益自举运算放大器的设计

设计实现了一种具有高增益大带宽的全差分增益自举运算放大器,适用于高速高精度流水线模数转换器采保电路的应用.增益自举放大器的主放大器和子放大器均采用折叠共源共栅式全差分结构,并且主放大器采用开关电容共模反馈来稳定输出电压.该放大器工作在3.0 V电源电压下,单端负载为2pF,采用0.18Wn CMOS工艺库对电路进行仿真,结果显示该放大器的直流增益可达到112dB,单位增益带宽为1.17GHz.     

低功耗CMOS集成运算放大器的研究与设计

基于0.35μm N阱硅栅CMOS标准工艺,设计了一个工作电压为±2.5 V的CMOS两级全差分运算放大器。通过采用密勒电容和调零电阻串联的补偿电路,有效地改善了电路的频率响应特性,提高了转换速度,使该两级运算放大器在获得较大输入共模范围和输出摆幅的同时,还获得了较高的增益及相位裕度,满足便携式电子产品的低功耗、高性能要求。Cadence SpectreBSIM3V3模型仿真结果表明,在10 GΩ负载电阻和1 pF负载电容并联的条件下,该两级运算放大器的功耗为3 mW,开环直流电压增益为73 dB,单位增益带宽达到90 MHz,相位裕度为47°。     

一种带共模反馈电路的套筒式全差分运算放大器

基于Chartered 0.35 μm工艺,设计了一种带共模反馈电路的套筒式全差分运算放大器.该电路主要由套筒式结构的主运放、偏置电路和共模反馈电路组成.仿真结果表明,设计的电路开环增益为79.4 dB,单位增益带宽为179 MHz,相位裕度为75.5°(负载Cload= 3 PF),功耗为2.31 mW.提出了一种全...     

一种降低高频噪声的前置全差分运算放大器

提出了一种降低高频噪声的前置全差分放大器.运放内部采用了两组偏置电路,一组用于单位增益缓冲器电路,一组用于放大电路.为了确保电路稳定性又不增加设计难度,将单位增益缓冲器电路与共模反馈回路结合起来.设计采用HHNEC 0.18μm BCD工艺,Cadence Spectre仿真表明,正常工作时共模反馈的环路增益84.93dB,单位增益带宽9.52MHz,相位裕度67.62°;启动时单位增益缓冲器电路的环路增益85.18dB,单位增益带宽8.93MHz,相位裕度67.2°;关断时,单位增益缓冲器电路的环路增益63.26dB,单位增益带宽2.28MHz,相位裕度88.66°.实测表明,设计降低了D类音频功放在开启和关断时的噪声.     

低电压高速CMOS全差分运算放大器设计

设计了一种低压高速CMOS全差分运算放大器。该运放采用了折叠式共源共栅放大结构、连续时间共模反馈电路以及低压宽摆幅偏置电路,以实现在高稳定性下的高增益带宽、大输出摆幅。在Cadence环境下,基于TSMC 0.25μm CMOS标准工艺模型,对电路进行了spectre仿真。在2.5V电源电压下,驱动1pF负载时,开环增益71.6dB,单位增益带宽501MHz,功耗4.3mW。