第八讲用Verilog-HDL做CPLD设计一时序逻辑电路的实现

在第七讲中,已经介绍了组合逻辑电路的实现.组合逻辑电路的特点是:在任意时刻,电路产生的稳定输出仅与当前时刻的输入有关.时序逻辑电路则与它不同,其特点是:在任意时刻电路产生的稳定输出不仅与当前时刻的输入有关,而且还与电路过去的输入有关.本讲中将介绍时序逻辑电路的实现.     

第八讲 用Verilog-HDL做CPLD设计—时序逻辑电路的实现

在第七讲中，已经介绍了组合逻辑电路的实现。组合逻辑电路的特点是：在任意时刻，电路产生的稳定输出仅与当前时刻的输入有关。时序逻辑电路则与它不同，其特点是：在任意时刻电路产生的稳定输出不仅与当前时刻的输入有关，而且还与电路过去的输入有关。本讲中将介绍时序逻辑电路的实现。     

数字集成电路讲座(2)

<正> 第二讲 门电路 门电路是构成组合逻辑电路的基本逻辑部件,也是时序逻辑电路的重要组成部分。 所谓“组合逻辑电路”是指在这种电路中,任意时刻的输出信号仅取决于该时刻的输入信号,而与信号作用前电路原来所处的状态无关。因此,象各种门电路以及以后将要介绍的编码器、译码器、比较器等都属于组合逻辑电路。 所谓“时序逻辑电路”是指在这种电路中,任一时刻的输出信号不仅取决于当时的输入信号,而且还取决于电路原来的状态,或者说,还与以前的输入有关。这一点,正是时序逻辑电路和组合逻辑电路在逻辑功能上的根本区别。以后我们将要介绍的触发器、计数器、寄存器等,均属于时序逻辑电路。由     

手把手教你学CPLD／FPGA设计（十一）上

组合逻辑电路的设计实验 数字逻辑电路系统按功能的不同,可以分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路在任意时刻产生的输出只取决于该时刻的输入,而与电路过去的输入无关。常见的组合逻辑电路有数据选择器、编码器、译码器、加法器等。     

手把手教你学CPLD、FPGA设计(十三) 触发器的设计实验

<正> 前面介绍的组合逻辑电路,其任意时刻产生的输出仅与当时的输入有关,它没有记忆功能。而触发器是一种具有记忆功能的电路,在任意时刻产生的输出不仅与当时的输入有关,而且还与过去的输入有关。1.RS触发器1).RS触发器简介图1为RS触发器电路框图,输入端为R、S、CLK,输出端为Q、QB,其中时钟CLK为输入门控信号,只有CLK信号到来时,输入信号R、S才能进入触发器。依CLK信号的触发方式不同,RS触发器可分为上升沿触发和下降沿触发两种。图1为上升沿触发的RS触发器。RS触发器真值表如表1所示。     

手把手教你学CPLD、FPGA设计(十四) 时序逻辑电路的设计实验

<正> 时序逻辑电路的输出是与时序(时钟)是有关联的,前面介绍的触发器就是一种最简单的时序逻辑电路。1.寄存器具有将二进制数据寄存起来功能的数字电路称为寄存器。寄存器主要是由具有记忆功能的触发器组合起来构成的。1).寄存器简介图1为4位寄存器电路框图,4位数据输入端为D0～D3;     

Verilog-HDL讲座 第五讲 典型基本逻辑路的Verilog-HDL描述

本讲列举几个典型又简单的基本逻辑电路的Verilog-HDL描述。需要说明,仅有本讲的知识还不能具备用Verilog-HDL描述逻辑电路和系统的基本功,但却可以通过它们了解Verilog-HDL描述逻辑电路的过程和方法。5.1 数据选择器数据选择器又称为多路开关,简称MUX(Multiplexer)。它的逻辑功能是在地址选择信号SEL的控制下,从多路输入(A、B...)数据中选择某一路数据作为输出,一个2-1数据选择器的逻辑电路如图1所示,有关A、B及SEL的解释读者还可参考有关书籍(1)。例1 2-1 MUX的Verilog-HDL描述/* 2-1 SELECTOR */module SEL ( A,…     

Verilog-HDL讲座 第六讲 用Verilog-HDL做CPLD设计目标板的设计和下载软件的使用

6.1 目标板的制作 学习了Verilog—HDL的基本概念,并用其仿真环境Modelsim XE对基本逻辑电路进行仿真后,如果希望在硬件上实现所设计的电路功能,就需要有一块目标板。 (1)目标板设计,画电路图 这里,采用Xilinx公司的XC9536。任何一个逻辑电路都有输入和输出,在     

Verilog-HDL讲座 第七讲 用Verilog-HDL做CPLD设计—组合逻辑电路的实现

7.1与非门的实现首先,来实现一个用两个开关控制一个灯的设计。期望达到的目的如表1所示。分析表1可以得到下述结论:如果两个开关S1和S2中,任意有一个为低电平,灯都不亮;只有当两个开关S1和S2同时为高电平时,灯才亮。因此,我们考虑采用与非门来实现设计。图1示出了符合表1的逻辑功能框图。其中,S1_1和S1_2表示开关,对应表1中的S1和S2,打开时为高电平,闭合时为低电平,作为输入;LED0表示发光二级管,对应表1中的LED,作为输出;33、34和44为上述变量对应芯片XC9536的引脚;33和34旁边的三角形表示上拉电阻(下文同)。虚线框中的部分是CPLD…     

基于数据选择器和D触发器的多输入时序电路设计

为了探索多输入时序逻辑电路的简便实现方法,介绍了基于数据选择器和D触发器的多输入时序逻辑电路设计技术。即将D触发器和数据选择器进行组合,用触发器的现态作为数据选择器选择输入变量、数据选择器的输出函数作为触发器的D输入信号,构成既有存储功能又有数据选择功能的多输入端时序网络。由触发器的现态选择输入变量、所选择的输入变量决定触发器的次态转换方向。该方法适合实现互斥多变量时序逻辑电路,且在设计过程中不需要进行函数化简。     

同步米里型序列检测电路的错误输出问题

用一般时序逻辑电路的设计方法设计米里型序列检测电路中存在一些问题,在没有检测到序列时就输出了检测到信号,系统工作出现不正常。分析了存在错误输出的原因之后,提出了一种通过调整输入序列使其与时钟同步,改进状态装换表的设计,以确保系统正常工作的米里型序列检测的设计方法,这种方法有效克服了米里型序列检测的问题,并对米里型时序逻辑电路的设计有通用性。     

串行数据检测器的设计

分析了时序逻辑电路设计中的状态化简问题,指出了状态化简不会改变电路的逻辑功能,不可能使电路产生错误输出。讨论了串行数据检测器的米里型电路设计和摩尔型电路设计,提出了一种在输入数据稳定的区段进行检测、确定电路状态,在输入数据改换为下一位时输出状态信息,确保系统正常工作的米里型电路设计方法,这种方法对米里型电路的设计有通用性。     

适用于10Gbps以太网物理层收发器的变速箱电路设计

提出一种新的变速箱电路的设计方法。在不降低变速箱两边数据传输比特率的前提下,使用电路中固定时钟源产生两个基础时钟,再通过这两个基础时钟组合成变速箱的输入时钟和输出时钟。其中组合后的时钟周期是不均等的,但是其平均周期值是定值,确保变速箱两边的传输比特率相等,从而解决在传输过程中数据的重复或者丢失问题,实现两边不同数据位宽的正确转换,可以广泛用于10 Gbps以太网的物理层收发器中的变速箱电路。     

基于FPGA可配置任意整数半整数50%占空比时钟分频的实现

基于FPGA,采用FPGA内部相移时钟,设计了一种可配置任意整数半整数50%占空比的时钟分频电路。以环形触发器电路为主要分频电路,根据各相移时钟的相位关系调整输出时钟占空比。设计结合时钟的相位关系与分频时钟周期的关键点,以多输入差分锁存结构完成输出时钟的占空比调整,最终实现整数、半整数分频。最后对电路进行了仿真验证。     

基于数字集成电路流水灯的设计

为了使造价低廉、清洁无污染的LED灯在电子产品装饰、显示屏电子广告、数码与字符显示、节能灯等领域得到广泛的应用,采用LED灯来作装饰已成为一种时尚。采用数字集成电路的控制方法,结合十进制计数器／译码电路设计了该控制系统。该系统由电源、时钟电路、计数器和译码显示电路4部分组成。能实现任意方式的流水,只要改变每路发光二极管的数目和图案,就可以实现随心所欲的流水花样。它可作为工作状态指示,具有环保、节能等特点。     

判奇电路实现方法探讨

以三输入判奇电路设计为例,通过对其输出函数表达式的形式变换,分别采用多种门电路及译码器、数据选择器等74系列器件进行电路设计,给出了7种电路实现形式,并分析了各种电路实现的优缺点。此例说明了组合逻辑电路设计的灵活性及电路实现的多样性。所采用的设计方法对其他组合逻辑电路设计具有一定的启发与指导意义。     

GPS授时技术在高速公路诱导灯全路段同步闪烁上的应用

利用GPS高精度授时技术实现高速公路诱导灯全路段同步闪烁,本文通过硬件电路和软件流程描述了该技术的同步原理.本文采用型号为NEO-6M的GPS模块对诱导灯控制电路的时钟信号进行校准,达到所有诱导灯在同一个时钟节拍下闪烁,从而实现全路段所有诱导灯同步闪烁.     

应用Multism实现数字时钟电路的设计

时钟电路属于典型的时序逻辑电路设计,能够综合锻炼学生时序逻辑电路设计以及分析的方法能力。Multism软件为NI公司推出的全功能电子设计仿真平台,能够对模拟电路、数字电路、混合信号电路进行完整的设计与仿真分析,在数字电路的教学中有重要的作用。阐述了仿真软件的基本功能,分析了时钟电路的基本工作原理以及设计方案,提出了电路的改进方案。     

适用于多种降压器的新型LED驱动电路

本文介绍了适用于2种或者3种降压器的LED驱动电路,可以有效解决传统LED驱动电路在市电电压变化时LED电流变化过大的影响,便于设定输出电流,并且可以解决电流变化带来的LED灯闪烁的问题.     

异步Viterbi解码器同步接口的设计

提出了一种利用异步 FIFO ( First In First Out)连接异步逻辑电路与同步逻辑电路的方法 ,并设计实现了相应的异步 FIFO电路 ,作为连接异步 viterbi解码器和其他同步逻辑电路的同步接口。对异步 FIFO的级数与异步 viterbi解码器内部的时序关系进行了分析。用逻辑仿真的动态时序分析表明 ,当同步电路时钟的周期大于 130 ns时 ,具有同步接口的异步 viterbi解码器可以与同步电路正常协同工作。具有简单接口电路的异步解码器 ,既能发挥异步电路功率效率高的优点 ,而且能嵌入同步电路系统