低k电介质及其设备

低k电介质、Cu互连和CMP已成为90/65/45nm芯片制造的标准工艺。90nm工艺要求k=3.0～2.9,65nm工艺要求k=2.8～2.7,45nm工艺要求k=2.6～2.5,大多采用2.5多孔的低k电介质,如TI、台积电。对于22nm工艺,可能采用碳纳米管(CNT)替代Cu互连。     

高k栅极电介质材料与Si纳米晶体管

Si MOS晶体管进入nm尺度后,原来通用的栅极介电材料SiO2已不能适应纳米晶体管继续小型化的需要,必须用高k栅极电介质材料取而代之。对Si纳米晶体管为什么要采用高k栅极电介质材料、此类材料的物理性能和电学性能、与Si之间的相容性以及材料中缺陷对其性能和器件的影响等一系列问题进行了论述,并且讨论了高k栅极电介质材料的进一步发展。     

高k电介质及其设备

"2007年11月,英特尔量产高k电介质45nm微处理器"。它表明高k电介质/金属栅极技术已商业化。它可确保摩尔定律至少再延续10年。但是,ITRS2006修正版指出,高k电介质/金属栅极在低静态功耗(LSTP)逻辑IC的预期应用时间是2008年,高k电介质/金属栅极在高性能和低功耗(LOP)IC的预期应用时间是2010年。制造高k电介质的设备是化学气相沉积(CVD)或原子层沉积(ALD)设备。制造金属栅极的设备是物理气相沉积(PVD)和ALD设备。     

45nm工艺及材料的最新动态

介绍了45nm芯片、工艺和设备的最新动态。英特尔、TI、IBM、特许、英飞凌和三星都推出了45nm功能芯片。45nm主要工艺包括光刻、应变硅、低k电介质、Cu互连、高k电介质和离子注入等。光刻工艺采用193nmArF/浸没式光刻机。45nm工艺中应变硅技术已步入第三代,它综合采用双应力衬垫、应力记忆和嵌入SiGe层。     

英特尔首款45nm工艺芯片晶体管密度翻倍,功耗降三成

英特尔公司日前宣布制造出首款采用45nm生产工艺的芯片。与65nm工艺相比,最新的45nm技术在晶体管密度上提高了两倍,达到10亿个,开关速度提高了20%,而功耗却降低三成,且晶体管只有45nm见方。英特尔的45nm工艺被命名为P1266,集成了铜互连、低k介电系数、应变硅技术特性。该公司计划采用193nm“干式”光刻扫描器———而非浸入式工具来制造45nm器件,这超出了此前一些分析人士的预料。英特尔采用45nm工艺,已制造出153MbitSRAM原型。该原型器件包含几个元件,其中包括SRAM阵列、PROM阵列、锁相环(PLL)、I/O、寄存器和分立测试结构。英特尔…     

65nm/45nm工艺及其相关技术

介绍了65nm/45nm工艺的研究成果、157nmF2stepper技术、高k绝缘层和低k绝缘层等技术。着重讨论了157nmF2stepper的F2激光器、透镜材料、光刻胶和掩模材料问题。     

32 nm工艺及其设备

2007年9月英特尔推出全球首款32nm SRAM,2007年11月IBM推出32nm SRAM;2007年12月台积电推出32nm测试芯片。业界认为,2009年下半年量产32nm芯片。32nm芯片将采用193浸没式光刻与双重图形,高k电介质/金属栅极,超低k电介质,高kSOI等技术。为了使双重图形技术用于32nm节点,ITRS2006修正版提出了具体的要求。2007年ASML推出XT:1900I,2008年尼康推出NSR-S611C,以用于32nm光刻工艺。     

英特尔推出45nm 153 Mb SRAM原型

2006年2月英特尔正式推出45nm153Mb SRAM原型,它包括SRAM阵列、PROM阵列、锁相环、I/O、寄存器和分立测试结构等,预计2007年下半年量产。它与65nm芯片相比,其密度提高2倍,达10亿个晶体管,开关速度提高20%,功耗降低30%,这种45nm工艺称P1266,采用Cu互连、低K膜、应变硅和193nm Ar     

45nm节点在悄悄行动

2006年2月英特尔率先在全球推出45nm153MbSRAM原型,并准备于2007年下半年量产,从此拉开了45nm技术节点序幕。本文介绍了45nm节点的发展动态,并着重介绍45nm光刻、应变硅、低k膜、铜互连,高k膜、新型晶体管结构、SOI和等效离子掺杂等工艺。     

英特尔45nm力证摩尔定律革新步调酷似钟摆

英特尔技术革新的步调几乎像钟摆一样精确。上周五，这家芯片巨头正式告别65nm时代，宣布45nm晶体管技术进入量产，从而践行自己提出的“每2年进行一次技术革新”的承诺。[第一段]     

90nm工艺及其相关技术

ITRS2001规划2004年实现90nm工艺,英特尔、AMD等世界顶级半导体公司将于2003年采用90nm工艺量产微处理器和逻辑器件。这样使ITRS2001整整提前了一年。90nm工艺包括193nm光刻技术、高k绝缘材料、高速多层铜互连技术、低k绝缘材料、应变硅技术和电压隔离技术等新技术。193nm光刻技术是实现90nm工艺达量产的最关键技术,为此,必须采用193nmArFstepper(准分子激光扫描分步投影光刻机)。讨论了90nm工艺达量产的难点,如掩模版成本较高、成品率较低和应用面暂时不宽等。     

193 nm ArF浸没式光刻技术PK EUV光刻技术

2006年11月英特尔决定采用193nm ArF浸没式光刻技术研发32nm工艺。2007年2月IBM决定在22nm节点上抛弃EUV光刻技术,采用193nm ArF浸没式光刻技术。对于32nm/22nm工艺,193nm ArF浸没式光刻技术优于EUV光刻技术,并将成为主流光刻技术。     

集成电路迈向90nm新工艺

介绍集成电路制造技术90nm最新工艺的一些动态及采用的新技术,如应变硅、50nm晶体管栅极长度,并对今后集成电路的发展做了简单展望。     

45 nm芯片铜互连结构低k介质层热应力分析

采用铜互连工艺的先进芯片在封装过程中,铜互连结构中比较脆弱的低介电常数(k)介质层,容易因受到较高的热机械应力而发生失效破坏,出现芯片封装交互作用(CPI)影响问题.采用有限元子模型的方法,整体模型中引入等效层简化微小结构,对45 nm工艺芯片进行三维热应力分析.用该方法研究了芯片在倒装回流焊过程中,聚酰亚胺(PI)开口、铜柱直径、焊料高度和Ni层厚度对芯片Cu/低κ互连结构低κ介质层应力的影响.分析结果显示,互连结构中间层中低κ介质受到的应力较大,易出现失效,与报道的实验结果一致;上述四个因素对芯片低κ介质中应力影响程度的排序为:焊料高度＞PI开口＞铜柱直径＞Ni层厚度.     

高k材料用作纳米级MOS晶体管栅介质薄层(上)

随着45 nm和32 nm技术节点的来临,传统的SiO2作为栅介质薄膜材料的厚度需缩小到1 nm之下,材料的绝缘性、可靠性等受到了极大的挑战,已不能满足技术发展的要求.高k材料成为代替SiO2作为栅介质薄层材料的不错选择,但是大多数高k材料是离子金属氧化物,其基本物理和材料特性导致产生很多不可靠因素.从高k材料的基本物理和材料特性角度,回顾了高k材料代替SiO2用作纳米级MOS晶体管栅介质薄层时产生的主要不可靠因素及根本原因.     

65nm芯片设计和制造中的几个问题

65nm芯片的设计需要采用可制造性设计(DFM)、多种分析方法和团队通力合作的精神;65nm芯片制造工艺需采用193nm浸入式光刻技术、等效离子掺杂技术、原子层沉积技术、低应力CMP工艺及无损伤清洗技术;65nm芯片制造设备需要全自动化和布局微型化等。     

32nm CMOS工艺技术挑战

根据国际半导体技术发展蓝图(international technology roadmap for semiconductor,ITRS),CMOS技术将于2009年进入32nm技术节点.然而,在CMOS逻辑器件从45nm向32nm节点按比例缩小的过程中却遇到了很多难题.为了跨越尺寸缩小所带来的这些障碍,要求把最先进的工艺技术整合到产品制造过程中.文中总结并讨论了可能被引入到32nm节点的新的技术应用,涉及如下几个方面:浸入式光刻的延伸技术、迁移率增强衬底技术、金属栅/高介电常数栅介质(metal/high-k,MHK)栅结构、超浅结(ultra-shallow junction,USJ)以及其他应变增强工程的方法,包括应力邻近效应(stress proximity effect,SPT)、双重应力衬里技术(dualstress liner,DSL)、应变记忆技术(stress memorization technique,SMT)、STI和PMD的高深宽比工艺(high aspect ratio process,HARP)、采用选择外延生长(selective epitaxial growth,SEG)的嵌入SiGe(pFET)和SiC(nFET)源漏技术、中端(middle of line,MOL)和后端工艺(back-end of line,BEOL)中的金属化以及超低k介质(ultra low-k,ULK)集成等问题.     

32nm CMOS工艺技术挑战

根据国际半导体技术发展蓝图（international technology roadmap for semiconductor, ITRS) , CMOS技术将于2009年进入32nm技术节点. 然而,在CMOS逻辑器件从45nm向32nm节点按比例缩小的过程中却遇到了很多难题. 为了跨越尺寸缩小所带来的这些障碍,要求把最先进的工艺技术整合到产品制造过程中. 文中总结并讨论了可能被引入到32nm节点的新的技术应用,涉及如下几个方面：浸入式光刻的延伸技术、迁移率增强衬底技术、金属栅/高介电常数栅介质（metal/high-k, MHK）栅结构、超浅结（ultra-shallow junction, USJ）以及其他应变增强工程的方法,包括应力邻近效应（stress proximity effect, SPT) 、双重应力衬里技术（dual stress liner, DSL) 、应变记忆技术（stress memorization technique, SMT) 、STI和PMD的高深宽比工艺（high aspect ratio process, HARP) 、采用选择外延生长（selective epitaxial growth, SEG）的嵌入SiGe (pFET）和SiC (nFET）源漏技术、中端（middle of line, MOL）和后端工艺（back-end of line, BEOL）中的金属化以及超低k介质（ultra low-k, ULK）集成等问题.