CMOS集成电路电气参数测试方法研究

随着大规模集成电路自动测试设备的出现,自动测试技术被广泛应用,实现了高效率的集成电路产品验证,这就使得应用自动测试设备有了一定的流程。首先对CMOS集成电路电气参数的典型测试流程进行介绍,然后对基本测试方法及可能的测试结果逐项加以说明。     

CMOS电路电流测试综述

集成电路设计与测试是当今计算机技术研究的主要问题之一。ＣＭＯＳ电路的静态电流（ＩＤＤＱ）测试方法自８０年代提出以来,已被工业界采用,作为高可靠芯片的测试手段。近年来,动态电流（ＩＤＤＴ）测试方法正在研究中。现在正面临一些亟待解决的问题,希望闫家的参与。文中对ＣＭＯＳ电路电流测试方法作一综述。     

红外控制电子开头集成电路KW9328

KW9328是红外传感控制电子开关集成电路,采用高性能、低成本、低功耗CMOS集成电路工艺。把发射和接收电路制作在同一芯片上,它由振荡、分频、计数、施密特整形、两个单稳态和门电路组成,见图1所     

基于IDDQ扫描的SOC可测性设计

超深亚微米工艺和基于可复用嵌入式IP模块的系统级芯片(SoC)设计方法使测试面临新的挑战,需要研究开发新的测试方法和策略;本文首先介绍了在CMOS集成电路中的IDDQ测试方法,介绍其基本原理,展示了测试的优越性,CMOS IC本质上是电流可测试,IDDQ和功能测试相结合,可大大改善故障覆盖率,提高测试的有效性;最后提出了一种基于IDDQ扫描的SOC可测性方案,是在SoC扫描测试中插入IDDQ的测试方法,这是一种基于BICS复用的测试技术,并给出了仿真结果最后得出结论。     

应用于逻辑核的BIST关键技术研究

随着集成电路工艺进入深亚微米阶段后,电路复杂度的不断提高,特别是片上系统的不断发展,主要包括验证测试和制造测试的芯片测试,正在面临着巨大的挑战,传统的使用自动测试设备的测试方法越来越不能满足测试需要。各种用于提高芯片可测试性的可测性设计方法被提出,其中逻辑内建自测试方法已经被证明为大规模集成电路（VLS1）和SOC测试的一项有效的可测试性设计方法。文章首先对Logic BIST的基本原理结构进行介绍,然后对其在实践应用中的一些难点问题进行详细分析,最后给出针对一款高性能通用处理器实验的结果。     

集成电路的新秀——CMOS电路

<正> 在种类繁多的集成电路中,CMOS(互补金属氧化物半导体)集成电路犹如一颗明星使其它集成电路暗然失色。因此、近年来人们对CMOS更加重视,并认为“八十年代是属于CMOS的”。 CMOS电路具有很多的优点:(1)     

CMOS集成电路故障检测方法

CMOS集成电路具有功耗低、抗干扰性能好、电源电压范围宽等优点,因而在计算机、通信、航空航天、遥测遥控及工业自动控制等各个领域里获得越来越广泛的应用.由于CMOS电路在结构上具有互补对称的独到之处,当电路发生故障时也有其特殊性,有时用经典的逻辑方法难以检测.掌握正确而有效的检测方法,特别是在没有CMOS电路专用测试设备的情况下,对于缩短采用CMOS器件的新产品     

CMOS电路应用经验点滴

CMOS逻辑集成电路在近年来发展十分迅速,应用领域越来越广。很多电子爱好者在制作一些电路时,由于对CMOS电路的引脚排列、逻辑关系、电参数的了解不多,应用时感到非常麻烦。我使用CMOS电路多年,积累了一点小经验,现介绍给大家。图1是具有代表性显示类型的集成电路。其LED显示形式见图2。供初     

CMOS集成电路使用注意事项和电路设计要点

<正> CMOS集成电路具有低功耗、高噪声容限、电源电压范围广、高集成度等等很多其它数字集成电路所没有的特征。相反地,其它集成电路使用上即使没有那样注意的必要,可是对于CMOS集成电路却有很多必须注意的地方。本文所讲的CMOS集成电路是最常用的4000系列。在叙述其特性以及各种基本电路的基础上,对CMOS集成电路使用注意事项点及设计要点作几点     

使用CMOS集成电路需注意的几个问题

集成电路按晶体管的性质分为TTL和CMOS两大类,TTL以速度见长,CMOS以功耗低而著称,其中CMOS电路以其优良的特性成为目前应用最广泛的集成电路。在电子制作中使用CMOS集成电路时,除了认真阅读产品说明或有关资料,了解其引脚分布及极限参数外,还应注意以下几个问题: 1、电源问题 (1)CMOS集成电路的工作电压一般在3-18V,但当应用电路中有门电路的模拟应用(如脉冲振荡、线性放大)时,最低电压则不应低于     

Test generation for current testing [CMOS ICs]

Current testing is useful for testing CMOS ICs because it can detect a large class of manufacturing defects, including defects that traditional stuck-at fault testing misses. The effectiveness of current testing can be enhanced if built-in current sensors are applied on-chip to monitor defect-related abnormal currents in the power supply buses. Such sensors have proved effective for built-in self-test. However, current testing requires the use of a special method to generate test vectors. The authors describe this method, which differs from that for traditional voltage-oriented testing, and postulate a test-generation algorithm for both on-chip and off-chip current testing. The algorithm uses realistic fault models extracted directly from the circuit layout     

IDDT: Fundamentals and Test Generation

It is the time to explore the fundamentals of IDDT testing when extensive work has been done for IDDT testing since it was proposed.This paper precisely defines the concept of average transient current(IDDT) of CMOS digital ICs,and experimentally analyzes the feasibility of IDDT test generation at gate level.Based on the SPICE simulation results,the paper suggests a formula to calculate IDDT by means of counting only logical up-transitions,which enables IDDT test generation at logic level.The Bayesian optimization algorithm is utilized for IDDT test generation.Experimental results show that about 25% stuck-open faults are with IDDT testability larger than 2.5,and likely to be IDDT testable.It is also found that most IDDT testable faults are located near the primary inputs of a circuit under test.IDDT test generation does not require fault sensitization procedure compared with stuck-at fault test generation.Furthermore,some redundant stuck-at faults can be detected by using IDDT testing.     

VLSI电路短路和开路故障模型研究进展

本文概述了近十年来VLSI电路的短路和开路缺陷及其故障建模的研究进展。本文将VLSI电路短路缺陷分为逻辑门内部的短路和逻辑门之间的互连短路两大类,重点介绍了栅氧短路和桥接故障模型。相应地,文中将VLSI电路的开路缺陷分为逻辑门内部的开路和逻辑门之间的互连开路两大类,重点介绍了逻辑门内部的网络断开、浮栅和互连开路的故障模型。文中还讨论了故障模型与测试的关系。分析结果表明,目前已有的短路和开路故障模型还不够完善,特别需要研究故障机制对电路中其它节点动态行为的依赖性和对噪声的敏感性。     

浅谈CMOS集成电路的IDDQ测试

介绍了IDDQ测试的基本原理和主要测试方法,CMOS IC本质上是电流可测试的,IDDQ测试可有效地提高产品质量,降低芯片生产价格,并且它对失效响应分析(FEA)是非常有用的。     

Quiescent-Signal Analysis: A Multiple Supply Pad IDDQ Method

Increasing leakage current makes single-threshold IDDQ testing ineffective for differentiating defective and defect-free chips. Quiescent-signal analysis is a new detection and diagnosis technique that uses IDDQ measurements at multiple chip supply ports, reducing the leakage component in each measurement and significantly improving detection of subtle defects. The authors apply regression and ellipse analysis to data collected from 12 test chips to evaluate the technique.     

一种基于IDDT测试的时延故障测试产生算法

瞬态电流测试(IDDT Testing)作为传统电压测试和稳态电流测试(IDDQ Testing)方法的一个补充,越来越受到研究领域和工业界的关注。针对不同的故障类型,基于瞬态电流测试的测试方法也有所不同。这里提出了一种关于时延故障的测试产生算法,该算法利用3个向量来激活时延故障。实验结果表明该测试产生算法用于检测时延故障是可行的。     

Fault detection and location using IDD waveform analysis

This paper shows that I_DD waveform analysis can detect defects that I_DDQ testing cannot. An investigation of I_DD waveform analysis methods-one based on integrators, one on fast Fourier transform-confirms that such analysis enables fault localization testing in static and dynamic CMOS circuits     

提高瞬态电流自动测试生成时间效率的方法

瞬态电流测试可以检测一些用电压测试和稳态电流测试不能检测的故障。对每一个故障都进行一次测试生成所花费的时间太多,而且没有必要。针对用瞬态电流测试来检测晶体管开路故障（Stuckopen Fault）,研究精简故障数目,提高测试生成效率的方法。通过从靠近电路原始输出端向原始输入端逐渐进行测试生成以及其他一些办法,可以明显提高测试生成的时间效率。模拟实验结果表明,测试生成算法执行时间大约减少了70%。     

Current-based testing for deep-submicron VLSIs

Current-based testing for deep-submicron VLSIs is important because of transistor sensitivity to defects as technology scales. However, unabated increases in leakage current in CMOS devices can make this testing very difficult. This article offers several solutions to this challenging problem