一种改进的流水线ADC开关电容电路

为降低流水线模数转换器(ADC)中跨导运算放大器(OTA)设计要求,在分析已有开关电容电路(SC)误差消除技术和流水线ADC误差源的基础上,提出一种改进的流水线ADC开关电容电路及与其匹配的OTA设计方案.采用交又差分结构,对虚地电容进行了修正,并将电容失配参数在系统传输函数中消去,使开关电容电路对OTA的增益误差要求降低,并使其瞬态功耗下降.采用CMOS 0.18üm工艺设计了一个分辨率为8位、取样速率200 MHz的ADC作为验证原型,仿真结果表明,该优化结构符合ADC电路高速低功耗要求,可作为信号前端处理模块应用到模数转换电路中.     

一种基于伪C-2C混合结构DAC的低功耗SAR型ADC

针对传统SAR ADC电容面积大、功耗高的问题,提出一种基于伪C-2C混合结构DAC的10位低功耗SAR ADC。设计基于SMIC 0.18μm CMOS工艺,采用伪C-2C与权重电容混合结构来降低整个DAC所需的单位电容数和ADC的功耗;使用一种新型的单边开关切换策略来降低DAC的非线性,进一步降低功耗。以栅压自举开关作为采样开关来提高电路线性度;通过无预放大动态比较器保持ADC的静态功耗为零,并对传统的动态比较器进行优化,使其在无预放大的情况下具有较小的输入噪声。采用异步时序逻辑使ADC在低功耗的同时保持较高的转换速率。电路在Cadence平台进行仿真验证,仿真结果表明,DAC电容阵列线性度及比较器精度符合ADC应用需求,整体电路实现逐次逼近功能,在7.7MS/s的采样速率下,平均功耗仅为96μW。     

一种降低并行ADC非线性误差的电容平均技术

提出了一种降低并行ADC中比较器失调的电容平均网络。该网络由比较器的输入失调存储电容和平均电容构成。通过理论推导和ADC系统级仿真,当平均电容与输入失调存储电容取值相等时,电容平均网络可以有效抑制70%以上的INL误差和DNL误差。     

一种新型的12位SAR ADC设计

设计了一种12位精度,200 kS/s采样率的逐次逼近型模数转换器(SAR ADC)。针对传统的电容开关切换算法的大电容面积和高功耗,采用一种新型的电容开关切换算法,提高了转换精度,降低了功耗。此外,比较器电路采用一种全差分动态比较器和静态预放大比较器分时工作的方法,进一步降低了功耗。基于TSMC 0.18μm CMOS工艺,对电路进行了设计和仿真。仿真结果表明,在采样率为200 kS/s时,信号噪声失真比(SNDR)为70.94 dB,有效位数(ENOB)为11.49位,功耗为22μW,优值系数(FOM)为38.2 fJ/(Conversion·step)。     

应用于14位流水线ADC的高精度比较器电路设计

为了实现高性能的流水线ADC,设计了一种应用于流水线14位ADC的高精度CMOS比较器,采用全差分结构的前置放大电路、两级动态latch锁存电路和输出缓冲电路,具有高精度和低功耗的特点。前置差分预放大电路放大输入差分信号,提高了比较器的精度,其本身的隔离作用使比较器具有较小的回踢噪声和输入失调电压;两级正反馈latch结构有效提高了比较器的速度;反相器级联的输出缓冲级电路调整输出波形,增加驱动能力。采用TSMC 0.18μm CMOS工艺,工作于1.8 V电源电压、100 MHz频率,仿真结果显示,该比较器最小分辨电压是3.99 m V,精度达到9位,失调电压为16.235 m V,传输延时为0.73ns,静态功耗为2.216 m W,已成功应用于14位的流水线ADC。     

SAR ADC的系统级建模与仿真

为了实现逐次逼近型模数转换器(Successive Approximation Analog-to-Digital Converter,SAR ADC),在MATLAB平台上使用Simulink工具,建立SAR ADC的理想模型,主要包括数模转换器(DAC)、比较器、译码器和寄存器模块。理论分析时钟抖动、开关非线性、比较器失调、电容失配等非理想因素对系统性能的影响,在理想模型基础上添加非理想因素,进行MATLAB仿真,通过分析输出信号频谱的变化,总结降低非理想因素对系统性能影响的方法,对实际电路设计具有指导意义。     

流水线ADC中高速比较器的设计和分析

设计了一个高速电压比较器,比较器由前置放大器和带复位端的动态比较器组成。采用charted公司的0.35um/3.3v模型,通过CADENCE进行模拟仿真,电路获得了高速、高分辨率的特性。在100Ms/s的工作频率下电路消耗0.29mw的功耗,并且具有6.5mv的低失调电压。因此,该电压比较器可适用于流水线ADC。     

一种用于流水线ADC的高速采样保持电路

介绍了一种适用于10位80MS/s流水线模数转换器(Pipelined ADC)的采样/保持(S/H)电路。该电路为开关电容结构,以0.25μm CMOS工艺实现。采用栅源电压恒定的栅压自举开关和底极板采样技术,极大地减小了采样的非线性失真。基于该S/H电路的流水线A/D转换器在80MHz采样率下,输入信号为奈奎斯特频率时,无杂散动态范围(SFDR)为84.9dB,有效位数(ENOB)达到10位。     

一个3位flash ADC核设计

用CMOS反相器作比较器设计了一个3位的高速低功率flash ADC核。该ADC核可以应用到分级型和流水线型结构的ADC中,实现更高的转换位数。该3位ADC核采用Choudhury等人提出的编码方案,解决了高速ADC的编码电路问题。采用SMIC的0.35μm/3.3CMOS工艺模型,用Candence软件进行仿真,该3位ADC速度高达2Gsps,在该速度下具有0.56mW的低功率。     

一种应用分段式电容阵列的20 MS/s 10-bit SAR ADC

设计了一个10位分辨率，20 MS/s采样率的逐次逼近型模拟数字转换器(SAR ADC)。该电路通过采用分段式电容阵列设计，缩短了量化过程中高位电容翻转后所需要的稳定时间，从而提高了量化速度。此外，还提出了一种新颖、高效的比较器校准方法，以较低的成本实现了比较器失调电压的抑制。该ADC芯片基于180 nm CMOS工艺设计制造，核心面积为0.213 5 mm²。实际测试结果表明，在1.8 V电源电压、20 MS/s采样频率下，该ADC的信号噪声失真比(SNDR)达到了58.24 dB。     

一种可重构流水线结构模数转换器的设计

设计了一种应用于多标准收发器的可重构流水线结构模数转换器,通过一个重构配置控制信号动态地配置采样频率的大小及分辨率的位数,以满足不同标准及系统的需要。在设计中还采用了共源共栅两级运放和差分动态比较器来优化电路的速度和功耗。仿真结果表明这种可重构流水线结构模数转换器能够很好地实现采样频率及分辨率位数的可重构。     

一种基于数字DAC校准的低失调动态比较器

提出一种基于二进制加权电容DAC阵列的比较器校准技术,并基于该技术65nm CMOS工艺下设计实现了一款低功耗高精度动态比较器。基于版图数据的模拟仿真结果表明,在1.2V的工作电压下,该校准技术可以将失调电压降低至0.25mV以下,功耗为0.33μW,功耗开销增大57%。     

Simulink behavioral modeling of a 10-bit pipelined ADC

The increasing architecture complexity of data converters makes it necessary to use behavioral models to simulate their electrical performance and to determine their relevant data features. For this purpose, a specific data converter simulation environment has been developed which allows designers to perform time-domain behavioral simulations of pipelined analog to digital converters (ADCs). All the necessary blocks of this specific simulation environment have been implemented using the popular Matlab simulink environment. The purpose of this paper is to present the behavioral models of these blocks taking into account most of the pipelined ADC non-idealities, such as sampling jitter, noise, and operational amplifier parameters (white noise, finite DC gain, finite bandwidth, slew rate, and saturation voltages). Simulations, using a 10-bit pipelined ADC as a design example, show that in addition to the limits analysis and the electrical features extraction, designers can determine the specifications of the basic blocks in order to meet the given data converter requirements.     

一种用于14 bit SAR ADC的数字自校准算法

为了实现高精度14bit的逐次逼近型SAR(Successive Approximation)模数转换器ADC,提出一种数字自校准算法。该算法通过切换两种电容阵列的工作状态,得到电容之间的失配误差,并在ADC正常工作时,将得到的电容误差加载到电路中达到在转换过程消除失配的目的。最后对一个失配误差为0.5%的14bit的SARADC系统模型进行参数仿真,结果验证了本数字校准算法的正确性和有效性。     

基于SAR ADC的比较器的研究与设计

简单介绍了SAR A/D基本结构.基于该结构,设计了采用两级差分放大器作为前置放大,最后采用一级差分输入的自偏压差分放大器输出结果.该电路采用0.18um工艺实现,对其进行了仿真,得到的仿真结果和波形说明了该比较器可应用于逐次逼近结构的模数转换器.     

一种频率稳定的低功耗振荡器电路设计

设计了一种频率稳定的低功耗张弛振荡器电路。采用恒流源对电容两端同时充电和放电,然后将电容两端电压送入后级比较器进行判决,使得输出频率只与恒流源电流、电容以及比较器比较窗口相关。该电路采用GSMC 0.18μm CMOS工艺,在5 V电源电压以及室温条件下仿真,输出频率为123.6 kHz,平均电流消耗为2.67μA;在2 V～5.5 V电源电压和-40℃-+85℃的温度变化范围内,输出频率精度在-6.5%-1.3%范围内。     

12位50M Sample／sCMOS流水线A／D转换器

介绍了一种十级12位50M Sample／sCMOS流水线A／D转换器的设计。该设计方案采用了全差分采样／保持电路和折叠式共源共栅运算放大器，保证了处理模拟信号的精度与速度。自举MOS开关和双差分动态比较器的使用，提高了电路的精度与速度，每级电路基本一致．简化了电路设计。     

A 6-bit 2 GS/s ADC in 65 nm CMOS

A 6-bit 2 GS/s ADC was implemented using a 65 nm digital CMOS technology.The design is based on a single-channel flash ADC architecture,and utilizes interpolating and averaging techniques.A two-stage CML-CMOS high-speed hybrid comparator is designed for optimal speed and power performance.The total power consumption of the converter is 52 mW and the area is 0.24 mm2.The ADC achieves 42.5 dB SFDR and5.2 bit ENOB at input frequency of 123 MHz,and at Nyquist frequency 37.67 dB SFDR and 4.9 bit ENOB.     

A self‐reset ambient‐light sensor system for low‐temperature polycrystalline‐silicon active‐matrix displays

Abstract— A new digital ambient‐light sensor system has been designed and fabricated on a glass substrate using a conventional low‐temperature polycrystalline‐silicon (LTPS) technology. In the proposed system, analog‐to‐digital conversion (ADC) is performed in the time domain instead of the voltage domain and is combined with a light‐detection process. The proposed system employs self‐reset architecture and requires only one comparator for n‐bit digital output. Because the complex analog circuitry is eliminated from the system, it can be readily integrated on the glass substrate.     

高性能可重构流水线ADC的设计与仿真

提出了一种14 bit、100 MS/s可重构流水线ADC的设计方案,在采样/保持电路、栅压自举开关、折叠式共源共栅运算放大器、可重构控制器等关键电路上均有明显改进,降低了非理想因素对系统的影响,保证了所设计的流水线ADC的指标实现,并对关键模块电路和ADC系统进行了仿真验证。