基于FPGA的高速图像采集系统的研究与实现

介绍了以FPGA(FieldProgrammableGateArray,现场可编程门阵列)为核心芯片的高速图像采集系统的硬件结构和工作原理,图形采集频率可以达到13.5MHz,该系统还采用了PHILIPS公司推出的视频A/D芯片SAA7111,将电视信号转换为数字信号,并由FPGA作为控制器将数字信号存入RAM。讲述了FPGA在图像采集与数据存储部分的VerilogHDL模块的设计,并给出采集同步模块的VerilogHDL源程序。     

基于Verilog HDL语言的FPGA设计

采用Verilog HDL语言在Ahera公司的FPGA芯片上实现了RISC_CPU的关键部件状态控制器的设计，以及在与其它各种数字逻辑设计方法的比较下，显示出使用Verilog HDL语言的优越性．     

基于FPGA的串口通讯与VGA显示

传统的数据采集与数据显示,开发周期长,使用元气件多而杂,很容易造成系统性能不稳定,而且现场调试编程极为不方便.针对上述弊端,笔者在工程应用中开发了基于可编程器件FPGA数据采集与显示.在文中给出了一些主要模块的Verilog HDL源程序,具有较强的通用性和推广价值.     

基于FPGA的简化UART电路设计

本文阐述了通用异步发生器UART的功能特点,介绍了用硬件描述语言Verilog来开发各个模块,并给出仿真结果.本设计使用Ahera的FPGA芯片,将UART的核心功能嵌入到FPGA内部,能够实现异步通信的功能,可以将其灵活地嵌入到各个通信系统中.     

基于FPGA的数据采集及传输系统的设计

在目前使用的芯片中,各种嵌入式芯片大部分都是功耗较高或是输出较慢。为此,本文采用Altera公司的FPGA芯片EP1C6Q240C8作为主要控制芯片,采用Verilog HDL编程,以AD976A芯片进行模数转换,然后在FPGA芯片中进行存储处理,并进行高速输出。通过这种设计方法,可以在数据采集及传输上实现低功耗和高速度,并且开发周期短,费用低。     

基于FPGA的单周期CPU设计与实现

选择XINLINX公司的FPGA芯片,采用ISE9.1开发工具,介绍了单周期CPU编译程序与仿真功能.     

基于FPGA的RSA加密算法的实现

在基于xilinx公司的FPGA芯片Virtex硬件平台上实现了采用公开密钥机制的RSA加密算法。     

基于FPGA的ISA总线接口逻辑设计

虽然各种新式总线相继出现,但ISA总线在工业领域应用相当普遍,本文提出用Verilog HDL语言写FPGA(可编程逻辑门阵列)逻辑来实现ISA总线的接口设计,可以大大减化硬件电路设计复杂的缺点,灵活简单。将设计的接口逻辑用于超声波探伤卡的ISA接口中得以验证。     

基于FPGA的DDS信号发生器设计

在FPGA芯片实现的DDS信号发生器已有一定的应用范围,为获得较宽的频率输出范围,一般需要存储相当数量的波形离散值,占用大量的芯片逻辑资源。这篇文章研究在存储较少量的波形离散值的情况下,通过对系统时钟进行分频,减小输出频率最小值,同时提高在低频处的频率分辨率,通过设定频率控制字为存储离散值个数的约数,保证输出波形重构良好、频率失真度低,节约芯片资源。本设计方案可输出多种波形,其中方波占空比亦可调节,将幅度调节设计在模拟运放电路中,可对幅度进行连续调节。整体设计软件化、模块化,易于调整和扩展。经验证,本设计方案可行,达到预期效果,有一定的工程指导意义和实用价值。     

基于FPGA的直接序列扩频发射机的设计与实现

This paper presented an implementation of a direct sequence spread spectrum transmitter, which used FPGA as a hardware platform, and Max- plusII as a design tool. And the modules were designed using Verilog HDL and the top layer was designed based on graphical method. In this design, Bits to be transmitted are read from ROM circularly, and the channel coding utilizes (2,1,7) convolution codes. The spread spectrum module adopted kasami codes with a spread length 255. And a 3 bit quantization is used for polar transformation. Between every bit, 7 bits were inserted in interpolation module. The output filter is a 16 level FIR filter. The Verilog HDL codes, block diagram of the whole system, and the simulation results were presented in this paper. The result of the simulation showed that this is a high accurate and stable design without any glitch.     

基于FPGA的视频监控系统

提出了基于FPGA的视频监控系统整体实现方案。首先介绍了在FPGA中设计I2C总线配置模块对视频处理芯片进行合理的配置,然后简单介绍了视频信号的处理过程。经过处理后的视频信号通过乒乓机制存储到SDRAM缓存,最后按照VGA的时序送到显示器正常显示。本设计采用Ver—ilogHDL语言编写程序,并用Modelsim软件进行仿真,采用ISE下载到Virtex-Ⅱ XC2VP30 FFG896开发板实现了视频监控功能。     

基于FPGA的视频图像处理器的串行通信设计

提出了一种在FPGA上实现视频图像处理器分系统与系统之间的数据串行通信设计方法,采用UART串行数据传输协议,传输波特率可设置调整,采用视频场同步信号作为发送器发送控制信号,实现视频图像处理的实时性要求。串口采用双口RAM实现与视频图像处理部分的异步通信。设计中大量采用参数化设计,使用灵活、通用性强,可实现FPGA与一般串口通信系统通信。设计程序下载到FPGA芯片中,通信数据完全正确,电路工作稳定、可靠。     

基于FPGA的RISC的设计和仿真

介绍了一种基于FPGA的RISC的设计方法。该方法以Altera公司的Quartus Ⅱ为开发平台,通过编写Verilog HDL语言完成所有模块的RTL模型的建立,并通过功能时序仿真对RISC的功能进行了验证。该方法充分发挥了Quartus Ⅱ软件的功能,验证了FPGA设计RISC的可行性。     

基于FPGA的CVSD语音编解码器的设计与实现

介绍了一种直接在FPGA上实现连续可变斜率增量（CVSD）调制的方法。根据《国标》1建议的模拟编译码器原理图,得到全数字CVSD编译码器,接着分析了整个编译码器的结构,着重讨论了主积分器。采用Verilog语言编程,最后在FPGA上实现整个CVSD编译码器。试验表明,采用该方法设计的CVSD编译码器实用性和可移植性好,且能方便应用于与其它语音编码的转换系统中。     

FPGA与CF卡的接口设计

本文给出了通过FPCA访问CF卡的方法,同时给出了用Verilog HDL语言访问CF卡的源程序和利用双RAM访问CF卡的程序编写技巧.     

基于FPGA的发电机组频率测量计的实现

利用Verilog HDL硬件描述语言自顶向下的设计方法和Quartus Ⅱ软件,在复杂的可编程逻辑器件(FPGA,Field Pro-grammable Gate Array)中实现了发电机组频率测量计的设计。该设计采用了光电隔离技术,提高了系统可靠性和稳定性。通过仿真,表明这种方法与传统方法设计的数字电子系统相比,便于频率测量范围的扩展,同时其可移植性强、可更改性好。     

基于FPGA的电力谐波分析仪的研制

研制了以FPGA(现场可编程门阵列)为主控制器实现的电力谐波分析仪。配以片外SDRAM和CFI_FLASH、LCD、数据采集CT/PT、A/D转换器、串口、按键等硬件电路,采用基-2按时间抽取算法,以NiosⅡ EDS 9.0为软件平台,利用Verilog HDL硬件语言实现了2 048点16 bits复数块浮点结构的FFT。利用信号发生器产生的信号模拟电网中的电流电压信号对系统进行实验。     

轻量级密码算法LBlock的FPGA优化实现

LBlock密码算法是我国学者吴文玲和张蕾在ACNS2011提出的轻量级分组加密算法.论文对LBlock加密算法的硬件优化实现进行了研究,一方面将相同运算用一个模块设计完成,通过主程序重复调用完成加密;另一方面将轮操作和密钥更新放在同一个模块中并行执行,而且使用相同寄存器完成S盒变换和密钥变换,这样既可以不影响加密速度,又不需要将密钥更新中间结果另存,有效地节省寄存器的使用开销.然后分模块进行实现并仿真实验,和进行整体正确性实验验证.通过实验,验证论文所用优化方法可以较大幅度减少 LBlock 密码算法的实现面积, slices占用比减少了14%, LUT占用比减少了32%.在VIRTEX 5下的系统吞吐率为14.53Gb/s,更能有效满足较小芯片面积的应用需求,给当前的物联网加密提供参考.