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本文对可配置参数的多位并行BCH译码器的设计方法进行了研究。对如何扩大译码器可配置参数变化范围,降低译码延迟,使译码器达到较高的数据吞吐率等技术进行了深入研究,并设计实现了一款满足DVB-S2应用需求的BCH译码器。 相似文献
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在分析FPGA验证对ASIC设计的作用的基础上,提出了一种为了验证RS—PC译码器芯片设计的FPGA验证方案。该方案具有可测试性强,灵活和通用的特点。 相似文献
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结构化LDPC码的高速编译码器FPGA实现 总被引:2,自引:0,他引:2
提出一种高吞吐量、低复杂度、可扩展的非正则低密度校验(Low density parity check,LDPC)码准并行编码结构及译码结构及其实现方案,该编码结构和译码结构针对不同码长的非正则结构化LDPC码可进行相应扩展.通过对编译码算法,优化编译码结构进行调整,降低了编译码器硬件实现中的关键路径迟延,并采用Xilinx公司的Virtex-4 VLX80 FPGA芯片实现了一个码长10 240,码率1/2的非正则结构化LDPC码编码器和译码器.实现结果表明:该编码器信息吞吐量为1.878 Gb/s,该译码器在采用18次迭代情况下信息吞吐量可迭223 Mb/s. 相似文献
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BCH码是很好的线性纠错码类,具有严格的代数结构、构造方便、编码简单。本文提出一种符合CCSDS的BCH(63,56)译码方法,译码方法相对简单,便于硬件实现译码,并具有计算速度快、占用资源少的特点。译码采用Xilinx的Spar-tan3XC3S1500FPGA来实现,满足航天分包遥控的标准。 相似文献
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基于系统级FPGA/CPLD的SoPC嵌入式开发研究 总被引:1,自引:0,他引:1
针对基于系统级FPGA/CPLD的SoPC嵌入式设计特点,介绍采用SoPC Builder设计工具有选择地将处理器、存储器、I/O等系统设计所需的IP组件集成到PLD器件上,也可以通过自定义用户逻辑集成到PLD器件上的开发方法,构建高效SoC。文中分析了嵌入式处理器Nios软核的特性,并给出了基于Nios内核的SoPC软硬件开发流程和白定义用户逻辑的软硬件设计过程。 相似文献
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一种基于SoPC嵌入式单片解决方案的实时边缘检测系统,利用FPGA片上逻辑资源实现了对640×512大小的动态8 bit灰度图像的实时边缘检测运算,并利用片内NiosⅡ处理器对系统进行控制。分析了系统组成、工作原理、性能数据处理算法及实现过程。 相似文献
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LTE标准下Turbo码编译码器的集成设计 总被引:1,自引:0,他引:1
针对固定码长Turbo码适应性差的缺点,以LTE为应用背景,提出了一种帧长可配置的Turbo编译码器的FPGA实现方案。该设计可以依据具体的信道环境和速率要求调节信息帧长,平衡译码性能和系统时延。方案采用"自顶向下"的设计思想和"自底而上"的实现方法,对Turbo编译码系统模块化设计后优化统一,经时序仿真验证后下载配置到Altera公司Stratix III系列的EP3SL150F1152C2N中。测试结果表明,系统运行稳健可靠,并具有良好的移植性;集成化一体设计,为LTE标准下Turbo码ASIC的开发提供了参考。 相似文献
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该文以BCH(67,53)为例,提出了一种改进的,适合在FPGA上实现的BCH译码算法,并用Xilinx公司Virtext2pro器件实现了BCH(67,53)码的译码。该算法基于BM迭代,与传统的BCH译码算法相比,具有硬件实现简单,运算速度快,消耗资源少等优势。经仿真验证,对于码组中任意小于等于两比特的随机错误都可以给予纠正,且运行可靠。目前,该BCH译码器已成功地应用在DVB-T(数字地面电视)系统中。 相似文献