基于ASIC实现蓝牙基带芯片的后端设计

从ASIC设计的原理、流程入手，以蓝牙基带芯片的后端设计为例，介绍用自动布局布线工具实现半定制专用集成电路(ASIC)设计。通过版图规划(F1oorplan)、布局(Place)、布线(Route)、静态分析和优化等过程，讨论了后端设计过程中可能遇到的问题及解决方法。     

基于Astro的MIC总线控制器专用集成电路后端设计

本文介绍了采用当前ASIC设计领域内流行的后端布局布线工具-Astro，进行MIC总线控制器远程模块专用集成电路的设计过程。     

自制IP模块的后端版图设计

介绍利用synopsys公司建库工具Milkyway，制作IP模块Milkyway库的方法和流程，以及采用ASIC设计领域流行的后端布局布线工具Astro，进行带有自制IP模块的版图自动布局布线的方法扣流程，并给出了设计实例。     

一款深亚微米ASIC芯片的后端设计

采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使芯片版图设计师需深入介入物理设计,选用有效的EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Cadence公司Soc Encounter后端工具对基于0.18μm工艺的ASIC芯片后端设计过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题,以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。     

ASIC成功流片的可靠途径

设计深亚微米ASIC是一个重大的挑战。ASIC设计方法对于大多数中国的工程师来讲是一个相对比较新的概念。在一个ASIC项目成功流片之前的过程中，实际有许多隐藏的技术和商业问题。事实上，由ASIC公司开发的用于中国市场的商业模型将用户与所谓的后端工艺相隔离，这把问题弄得更复杂。后端工艺是非常重要的，尤其在深亚微水工艺技术中，本次“ASIC成功流片的可靠途径”在线座谈将主要探讨技术挑战以及高性能高密度FPGA如何适用于ASIC原型建造的环境中。     

基于多种EDA工具的ASIC设计

本文结合RISC—CPU实例，采用华虹NEC提供的0.35μm 3.3v的工艺库，介绍了利用多种EDA工具进行设计ASIC的实现原理及方法，其中包括设计输入、功能仿真、逻辑综合、时序仿真、布局布线、版图验证等具体内容。并以实际操作介绍了整个ASIC设计流程。     

基于混合摆放技术的布局规划

随着集成电路工艺技术的进步,集成电路的设计规模变得越来越大,设计中含有数目众多的宏单元,从而加大了后端实现中布局规划的难度。如何更好更快地完成标准单元和宏单元混合模式电路的布局规划,使得芯片性能达到最优,成为亟待解决的一个问题。本文介绍了一种由工具自动将标准单元和宏单元同时摆放的布局流程——混合摆放布局流程,并与传统布局流程进行了对比,通过在实际项目上的应用和对最终结果分析,证明了混合摆放布局流程可以提高后端布局规划的工作效率并可使得芯片的性能得到很大提升。     

采用标准单元法的ASIC设计实例

ASIC设计方法可分为全定制和半定制两种。其中，半定制是一种约束性设计方式。目前广泛采用的半定制设计方法包括门阵列ASIC、标准单元ASIC和可编程逻辑芯片设计。文章主要针对后端工作，通过一个控制芯片的设计实例，介绍标准单元法的设计过程及重点步骤，并简单介绍了标准单元库的建立。     

基于多种EDA工具的ASIC设计流程

本文结合 RISC-CPU实例，采用华虹NEC提供的0．35μm3．3v的工艺库，介绍了利用多种EDA工具进行设计ASIC的实现原理及方法，其中包括设计输入、功能仿真．逻辑综合、时序仿真．布局布线．版图验证等具体内容。并以实际操作介绍了整个ASIC设计流程。     

蓝牙专用集成电路芯片及其后端实现

蓝牙是一种短距离无线连接技术，具有广阔的应用范围和巨大的市场。自动布局布线工具使得芯片设计者更有效的利用时间并大大加速了产品投向市场。介绍了蓝牙芯片的后端设计。     

一种三级流水线加法器设计

加法器是最基本的运算单元,决定了运算单元的速度。论文对一种采用流水线结构的12位加法器进行设计,提出了设计结构,进行电路仿真,最终采用CSMC0.6um数字工艺进行硬件综合,并采用Encounter进行布局布线等后端设计,最终得到整个加法器的物理版图。     

65nm工艺下百万门级芯片的物理设计

随着集成电路工艺的发展,集成电路后端物理设计变得越来越复杂,遇到了很多新的挑战。本文介绍了一款65nm工艺百万门级芯片的物理设计过程,论述了在布局规划、电源网络规划、时钟树设计、信号完整性、可制造性设计等方面的解决方案,提出了设计方法学上的改进,提高了后端物理设计效率和芯片的良率。     

PC和SE有效结合的一种设计新方法

PC和SE分别是Synopsys和Cadence公司主要用于综合和布局布线的优秀EDA工具，两者在集成电路设计中有着紧密的联系。文章在介绍传统设计流程基础上，给出了PC与SE结合的新设计流程，介绍了PC不仅做综合．还兼做布局的设计思想。文章还讨论了PC与SE结合的不兼容问题，在实践基础上提出了解决方法。这种新设计方法对缩减设计周期、增强布局布线的合理性和可靠性提供了有益的参考。     

天一集成电路设计（深圳）有限公司

业务定位及服务方向天一集成电路设计(深圳)有限公司专业从事集成电路设计服务。我们在大规模复杂的通讯类集成电路设计上有丰富经验和专业背景，主要研发产品面向具有高技术含量、较低成本、市场定位性强芯片的前端功能验证软件包(应用于3C领域芯片，Communication、Computer、Consumer)，以及客户需求的专用ASIC/SOC产品，为国内外客户大型的ASIC/FPGA项目提供专业的芯片验证服务，代理国外EDA厂商的产品,并通过和各地集成电路设计中心的密切合作来在国内展开芯片验证方法学方面的培训。ASIC后端设计从RTL至GDSⅡ的设计服务…     

基于Innovus混合放置的布局规划方法优化

随着集成电路后端设计中宏单元数量增多，传统布局规划方法效率低且耗时，而自动布局规划的混合放置(MP)技术存在物理规则违例数量多、电压降大和功耗高等问题。针对传统方式和MP方式的不足，提出了一种优化的MP布局规划方法，通过控制宏单元通道空间和标准单元密度大小、固定边界宏单元位置及脚本修复TSMC芯片集成检查(TCIC)违例的方法解决MP技术存在的问题。研究结果表明，优化的MP方式保留了MP技术的性能、功耗和面积(PPA)优势，且相比于传统方式布线长度优化了28%,时序违例优化了65%,功耗优化了6.09%。该方案可为多宏单元大规模设计的布局规划提供参考。     

Garfield 5微处理器芯片的电源网络和面积优化

深亚微米的集成电路设计中,芯片的面积与成本是紧密相连的。随着芯片的面积增大,其制造成本不断增加,但芯片成品率却急剧下降。因此在后端版图设计中,设计人员的目标之一就是应尽可能减小芯片的面积。本文介绍了Garfield5系统芯片的版图设计中,如何利用Synopsys公司的后端设计工具Astro,在布局布线等各个步骤中对芯片面积和电源网络进行设计和优化,并成功实现典型情况下的125MHz时钟频率、5.0mm×5.0mm以内的芯片面积。     

ASIC系统中跨时钟域配置模块的设计与实现

本文概述了ASIC系统中跨时钟域配置模块的多种设计方案以及实现方法。并且着重对分析由于跨时钟域带来的异步时钟问题进行了分析,提出了避免“潜在逻辑错误”发生的解决方案。同时研究了设计方案对后端实现中可能出现的影响,避免了不合理的前端设计给后端实现带来的困难。     

深亚微米设计中天线效应的消除

分析了PAE效应(process antenna effect)的成因,并在此基础上提出了几种在深亚微米ASIC设计中消除PAE效应的方法.其方法应用于"龙芯-I CPU"的后端设计,保证了投片的一次成功.     

深亚微米设计中天线效应的消除

分析了 PAE效应 (process antenna effect)的成因 ,并在此基础上提出了几种在深亚微米 ASIC设计中消除PAE效应的方法 .其方法应用于“龙芯 - I CPU”的后端设计 ,保证了投片的一次成功     

主流ASIC设计流程

本文介绍目前流行的深亚微米主流ASIC设计流程．设计方法及相关流行的EDA工具轶件，着重讨论超大规模深亚微米ASIC设计过程中相关的仿真接术(Simulation)。逻辑综合（Logic Synthesis)，静态对序(Static Timing)分析和自动测试(Auto Test)技术。