一种高频率分辨率高SFDR的DDS实现方法

直接数字合成器(DDS),也称作数字控制振荡器(NCO),在数字通信系统中是一个非常重要的部件,经常用在数字上下变频、不同调制方式中如PSK、FSK、MSK,全数字锁相环载波同步接收机中。NCO设计的好坏,直接影响系统性能指标。主要介绍一种高频率分辨率和高SFDR的NCO在FPGA中的实现方法。     

并行数字下变频中的NCO实现研究

受数字信号处理器件处理速度的制约,宽带数字中频处理带宽、滤波器性能等重要指标难以提高。硬件实现时FPGA(field programmable gate array)无法提供与采样率相匹配的数据处理速度直接对原始采样数据下变频,将多相结构应用到传统的数字下变频运算中。推导了应用于数字下变频多相结构的多路NCO(numerically controlled oscillator)数字本振信号数学表达式,并讨论了在FPGA中实现多路NCO时相关参数的选取原则。MATLAB仿真结果及硬件平台验证了采用多路NCO本振信号实现数字下变频的正确性。     

基于FPGA的全数字高速跳频信号发生器设计北大核心CSCD

为了提高跳频信号的频率,改善频率分量的杂散,提出了一种基于FPGA的全数字高速跳频频率合成器的设计方法。基于数字控制振荡器技术(NCO)和并行架构的思路确定8路并行NCO;借助低电压差分信号(LVDS)技术,将各路NCO输出的全数字低速信号串行化为高速信号。实验结果表明,采用全数字设计方法,跳频信号的采样率可达到单路时钟的8倍;跳频带宽在300~550 MHz之间时,跳频频率杂波抑制优于60 dB。     

基于FPGA的全数字高速跳频信号发生器设计

为了提高跳频信号的频率,改善频率分量的杂散,提出了一种基于FPGA的全数字高速跳频频率合成器的设计方法。基于数字控制振荡器技术(NCO)和并行架构的思路确定8路并行NCO;借助低电压差分信号(LVDS)技术,将各路NCO输出的全数字低速信号串行化为高速信号。实验结果表明,采用全数字设计方法,跳频信号的采样率可达到单路时钟的8倍;跳频带宽在300~550 MHz之间时,跳频频率杂波抑制优于60 dB。     

基于FPGA的多路模拟数据采集接口设计

介绍一种基于FPGA的多路模拟数据采集接口的设计方案。该方案使用Max1281作为模数转换芯片，在APA150 FPGA中设计和实现了相关的接口控制、配置和数据存储模块；给出了系统设计框图、FPGA开发要点和仿真波形。     

基于FPGA电路重构技术的电子系统设计

文中通过应用实例详细地介绍FPGA电路重构技术。在充分了解FPGA的PS配置模式时序的基础上，用单片机AT89C51模拟实现PS配置时序，从而实现FPGA电路重构技术。文中给出了详细的系统硬件电路图和单片机程序流程图。为了说明电路重构技术，通过开关可以选择系统的两种不同的系统结构，分别是数字显示电子钟和18路电子抢答器，因而实现了系统硬件电路的重构。     

基于FPGA的舵机控制卡的设计

提出了利用FPGA进行开发的系统原理方案，然后介绍了硬件和软件开发过程，并且给出了软件仿真的结果。     

FPGA在偏振耦合测试仪中的应用

在偏振耦合测试仪的PCI接口数据采集系统中，现场可编程门阵列(Field Progrmnable Gate Array)实现了对模／数器件的控制功能，同时完成了与PCI总线控制器间的数据接口功能。应用自项向下的设计思想，完成了FPGA内部的逻辑设计，并对其逻辑功能进行了仿真验证，给出了FPGA数据采集时的测试时序图。应用FPGA实现的数据采集系统可以检测出偏振耦合检测仪中的微弱干涉光信号。     

FPGA在运动控制系统中的设计

在基于ARM FPGA的硬件平台上进行嵌入式运动控制系统的设计,ARM实现应用管理,FPGA实现插补运算,发出脉冲到伺服驱动系统,形成运动指令控制伺服电动机运转等。对FPGA模块内部设计和控制方法的实现进行了详细阐述,并且给出了调试结果。     

基于FPGA的自适应光学系统波前处理机

针对大型地基高分辨率成像望远镜对自适应光学系统波前处理规模的需求,设计了基于现场可编程门阵列(FPGA)的高速大单元自适应波前处理系统,给出了设计方案,实施过程和测试结果.提出的基于FPGA的自适应光学系统波前处理机,在软件上采用FPGA对整个系统进行数据配置和调控,实现多路D/A数据同时传输和转换.同时,采用FPGA...     

基于AFS600的CAN核重用设计

通过分析CAN核管脚信号的有效电平和添加RAM块,实现了CAN核的移植;通过改双向总线为单向总线和设计时序转换桥,实现了Core8051和修改后的CAN核的通信。经试验验证,CAN核和Core8051核组成的CAN节点,可以与CAN总线上的测试设备正常通信。     

基于Avalon总线的插补器IP核的设计

针对运动控制器中采用软件实现插补存在实时性问题,设计了一款硬插补器IP核,提高了插补速度从而满足实时性要求.采用了Avalon接口规范对IP核进行紧耦合封装,构成一个模块化的独立构件,以便集成到运动控制系统中.详细介绍了硬插补器的体系结构及其软件实现过程,并进行了功能验证.     

基于IP复用的数控系统加减速控制

采用硬件IP复用思想实现数控系统加减速控制，能提高开放式数控系统的可重构能力和响应实时性。本文提出了梯形、指数加减速控制的快速实现算法，基于硬件IP复用思想对加减速控制器进行模块化设计，并给出了相应的寄存器模型和仿真结果。     

一种通用定时器IP核的设计

本文讨论了可重用IP核在ASIC设计中的重要性，基于IP核的可重用的设计思想以及实现手段，通过在可重用定时器设计中的应用，证明对于集成电路设计行业而言，可重用设计是有效的。     

基于SOPC的步进电机加减速PWM控制器IP核设计

为解决步进电机运动系统中电机加速和减速过程的控制等问题,将脉冲宽度调制(PWM)和现场可编程门阵列(FPGA)IP核技术应用到设计方案中.提出了一种基于可编程片上系统(SOPC)实现步进电机加减速PWM控制器IP核的设计方法,并以此说明了该设计思想及其实现途径.通过HDL硬件描述语言编写功能逻辑、Avalon总线接口与...     

基于SOPC的波形发生器设计

片上可编程系统SOPC技术的日趋成熟,利用IP核重用技术设计可定制的微处理器系统使得嵌入式系统设计变的简单灵活,介绍了8051 IP核的开发应用过程,实现了以8051IP核为基础的MCU片上系统解决方案,通过对波形发生器的控制,验证了IP核重用技术的灵活性.     

ONE WIRE器件接口IP核的CPLD设计

根据单片机一线制扩展的特点．在EDA软件ISE的环境下．利用VHDL语言建立一线制IP核。此设计利用状态机实现，并下载到芯片通过硬件试验验证．可以解决ONE WIRE器件和单片机接口读写时序严格的问题，从而解决了一线制通信器件应用问题．满足不同场合的需求。     

基于FPGA的键盘输入累计存储IP核的设计与验证

基于FPGA设计了一款通用键盘IP核,该核主要实现对键盘输入信号的计算与存储功能,并在quartusⅡ环境下使用VHDL语言,采用自顶向下设计方式,编辑生成RTL原理图,并做了相关的时序仿真验证。经验证此IP核具有较强的鲁棒性和较高的反应速度,可作为基础输入模块,为其他模块提供有力控制输入与数据支持。     

数据双向缓冲器IP核设计与仿真

采用图形设计语言描述了设计的数据双向缓冲器,并应用EDA（Electronic Design Automation）技术在可编程环境下仿真验证了其功能,生成双向缓冲器知识产权（Intellectual Property）IP核。仿真结果表明,该数据缓冲器功能可靠。将所设计的IP核继承应用,能够减少重复设计,快速完成电子系统设计,提高电子设计效率。     

一种灵活TAM总线分配的SoC测试调度方法

测试调度问题已成为SoC发展的瓶颈,这一NP完全问题经常被抽象成二维装箱问题.传统方法的出发点是将一个IP核分配一组固定的连续的测试总线,并求得此时的测试时间,将其分别映射成一个待装箱的小矩形的宽和长.对这一问题进行扩展,提出一种灵活TAM总线分配的方法,解决SoC测试调度问题.该方法的主要思想是将一个IP核灵活的分配多组测试总线,把代表该IP核信息的一个矩形从宽度上分割为多个矩形.同时,利用B*-Tree结构描述"箱体布局",采用一种新的组合优化算法--交叉熵方法,对其进行求解.最后将其应用在ITC'02标准测试集上,实验表明,基于灵活TAM总线分配方法的SoC测试调度比现有的测试调度方法能更有效地降低SoC的测试时间.