ASIC设计流程和方法

ASIC的复杂性不断提高,同时工艺在不断地改进,如何在较短的时间内开发一个稳定的可重用的ASIC芯片的设计,并且一次性流片成功,这需要一个成熟的ASIC的设计方法和开发流程.本文结合NCverilog,DesignCompile,Astro等ASIC设计所用到的EDA软件,从工艺独立性、系统的稳定性、复杂性的角度对比各种ASIC的设计方法,介绍了在编码设计、综合设计、静态时序分析和时序仿真等阶段经常忽视的问题以及避免的办法,从而使得整个设计具有可控性.     

数据·中国

由芯原、凯明、中芯国际三方台力推出的国产3G手机芯片进入商业量产阶段。这一芯片使用中芯国际O.18微米工艺制程一次流片成功．凯明担当了其前端系统和电路的设计及验证，芯原微电子为中芯国际0．18微米单元库和后端设计提供服务。该项目于2004年4月启动，样品于8月面市。     

基于蓝牙基带芯片的布局技术

讨论基于蓝牙基带芯片ASIC设计的后端布局技术和布局参数的设置及其所带来的结果。通过讨论几种布局中遇到的情况，来比较哪种布局后所产生的效果较好，进而说明如何在ASIC后端设计中选择合适的布局策略。     

Cadence宣布使用ARMProcessor和IBMFinFET工艺技术流片14纳米测试芯片

Cadence设计系统公司日前宣布流片了一款14纳米测试芯片，使用IBM的FinFET工艺技术设计实现了一颗ARMCodex—MO处理器。这次成功流片是三家技术领先企业紧密合作的结果，他们一起建立了一个产品 体系，解决基于14纳米FinFET的设计流程中内在的从设计到生产的过程中出现的新挑战。     

1.0微米工艺线多品种ASIC快速加工平台技术

本文叙述了建立1．0微米工艺线多品种ASIC快速加工平台的必要性，介绍了建立加工平台技术的几个要素，重．杰介绍了加工平台技术中多工艺模块的实现过程、工艺质量扣快速加工的保证措施，最后给出了ASIC快速加工平台的实践结果，该ASIC快速加工平台目前基本满足国内广大用户的流片加工需求，已取得了令人满意的效果。     

超深亚微米IC设计中的天线效应

本文主要分析了超深亚微米集成电路设计中天线效应产生机理及其消除方法,同时还给出了天线比率的具体计算方法。将这些方法应用于雷达信号处理SOC芯片后端设计中,解决了设计中存在的天线效应问题,保证了一次流片成功。     

基于ASIC实现蓝牙基带芯片的后端设计

从ASIC设计的原理、流程入手，以蓝牙基带芯片的后端设计为例，介绍用自动布局布线工具实现半定制专用集成电路(ASIC)设计。通过版图规划(F1oorplan)、布局(Place)、布线(Route)、静态分析和优化等过程，讨论了后端设计过程中可能遇到的问题及解决方法。     

65纳米工艺下逻辑综合阶段的低功耗策略

纳米工艺下ASIC芯片的功耗问题将成为未来设计的瓶颈。本文以SD卡Flash控制芯片为例,研究65纳米工艺下逻辑综合阶段降低功耗的手段及措施,分析这些手段对功耗的影响,最终确定最佳低功耗策略,并经流片验证该低功耗策略有效。     

一款深亚微米ASIC芯片的后端设计

采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使芯片版图设计师需深入介入物理设计,选用有效的EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Cadence公司Soc Encounter后端工具对基于0.18μm工艺的ASIC芯片后端设计过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题,以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。     

采用标准单元法的ASIC设计实例

ASIC设计方法可分为全定制和半定制两种。其中，半定制是一种约束性设计方式。目前广泛采用的半定制设计方法包括门阵列ASIC、标准单元ASIC和可编程逻辑芯片设计。文章主要针对后端工作，通过一个控制芯片的设计实例，介绍标准单元法的设计过程及重点步骤，并简单介绍了标准单元库的建立。     

业界最高频率2.4GHz ASIC高性能处理器面世

为数字消费、家庭网络、无线、通信和商业应用提供业界标准处理器架构与内核的领导厂商美普思科技公司携手Open～Silicon,Inc．和DolphinTechnology流片成功典型条件下超过2．4GHz的高性能ASIC处理器。     

数字电视发端调制器芯片时序优化设计与实现

设计数字集成电路时,关键是要满足时序的约束。时钟树综合是芯片设计后端优化时序过程中至关重要的一环,尤其是在复杂的超大规模高速集成电路设计中,它将直接影响最后的流片。其中时钟偏斜是影响时钟的重要因素。本文以SMIC 0.18μm工艺数字电视发端调制器芯片为例,前端提出新的获得同步分频时钟的方法,后端使用Synopsys的Astro工具来进行手动时钟树综合和时序优化,在满足时序设计要求的同时减小了芯片面积。     

通信专用芯片XY0660

高阶宽带电路交换核心芯片XY0660是西安聚芯电子有限公司与西安邮电学院ASIC设计中心共同设计开发的通信SDH专用芯片(兼容于PMC5374)。该芯片采用深亚微米数模混合设计,在日本fujistu公司0.11um CMOS工艺流片。     

一种高效时钟树综合实现方法

针对ASIC芯片设计中时钟树综合效率和时序收敛的问题,提出了一种高效的时钟树综合方法,特别适用于现代先进深亚微米工艺中的高集成度、高复杂度的设计中。改进了传统时钟树综合方法,通过采用由下至上逐级分步综合的方法实现。该设计方法在SMIC 0.18μm eflash工艺下的一款电力线载波通信芯片中成功流片验证,结果表明分步综合能够在实现传统设计功能的前提下,在完成时序收敛时有效减少不必要的器件插入,从而减小芯片面积,降低整体功耗,有效改善绕线拥塞度。     

通信专用芯片XY0660

高阶宽带电路交换核心芯片XY0660是西安聚芯电子有限公司与西安邮电学院ASIC设计中心共同设计开发的通信SDH专用芯片(兼容于PMC5374)。该芯片采用深亚微米数模混合设计,在日本fujistu公司0.11umCMOS工艺流片。     

我国高性能通信芯片设计与制造首次实现本土化 华虹NEC、华为、南通富士通联合打造国产ASIC芯片

日前,华为技术有限公司和上海华虹NEC电子有限公司合作开发、南通富士通微电子有限公司封装测试的通信交换接入设备专用ASIC芯片研制成功,首次在国内完成全部商用化芯片的自主设计、自主加工制造、测试、封装,这也是承担建国以来我国电子行业投资最大的“９０９”国家半导体重大项目工程的设计公司和加工基地,采用全ASIC设计流程、TOP－DOWN设计技术开发成功的第一颗通信专用芯片。该芯片前端设计和后端设计及加工技术成功实现接轨,标志着我国在大规模通信芯片设计和制造技术领域已逐步走向成熟。该芯片由华为和上海华虹NEC于…     

飞利浦为亚洲供应链部署RFID项目

勿庸置疑，电源管理问题是目前90纳米设计所面临的最大挑战，如何在不断增加的复杂性和功耗间取得平衡已成为一个日益严峻的问题。日前，硅设计链产业协作组织(Silicon Design Chain Initiative，SDC)的成员Applied Materials、ARM、Cadence和TSMC联合推出了经流片验证的低功耗90纳米芯片设计技术，该技术可将芯片的总功耗降低40%。     

低压CMOS模拟与数字混合ASIC—瓦斯报警电路设计与制造

本文介绍一种单电源电压小于3V的低压CMOS模拟与数字混合ASIC——瓦斯报警电路的设计,并给出制造工艺的主要数据。本电路根据我厂的现有设备和工艺,采用正向设计,一次流片即获成功,批量生产重复性好。模拟线路的技术指标和数字线路的功能均达到预期的使用要求,3V工作时的驱动电流可达15mA。     

通信专用芯片XY0660

高阶宽带电路交换核心芯片XY0660是西安聚芯电子有限公司与西安邮电学院ASIC设计中心共同设计开发的通信SDH专用芯片(兼容于PMC5374)。该芯片采用深亚微米数模混合设计,在日本fujistu公司0.11um CMOS工艺流片。芯片通过信息产业部光通信产品质量监督检验中心测试,     

ASIC可靠性管理探讨

本文简要阐述了可靠性管理的概念，在我所技术质量管理的基础上，从产品立项、设计、设计评审、流片、封装、考核到鉴定使用全过程，对ASIC可靠性管理进行了分析和探讨，强调各部门必须保证工作质量，强化可靠性管理，通过管理把高可靠性注入到产品中去。