删余Turbo码的交织删余的综合设计研究

删余（Puncturing）是构造高码率Turbo码的主要方法。介绍了删截Turbo码的原理，研究了交织和删余相结合的综合设计删余Turbo码的思想，基于这种思想，设计了一种新颖的交织删余结合的删余Turbo码的设计方案，并给出了实现算法。仿真表明，该综合设计获得了更为优越的性能特性。     

基于DRP交织器的Turbo码码率设计

删余是构造不同码率Turbo码的主要方法,删余方案和交织器类型对于Turbo码的性能有重要影响。本文使用DRP交织器,分析其算法。然后以周期删余得到不同的码率,但性能降低。通过比较各个删余方案的Turbo码的低码重分布,选择出有最大最小码重值的方案,系统性能得到提高。仿真结果表明,基于DRP交织器的Turbo码和删余方案相结合实现了不同码率的输出,同时可以使系统性能提高。     

跳频系统下Turbo编译码器的设计

在介绍Turbo码编译码原理基础上,针对特定跳频系统,设计了一种Turbo编译码方案。详细论述了该方案中编译码器的设计、建模和仿真过程。该方案中采用MAX-LOG-MAP的迭代译码算法,仿真验证了译码器采用6次迭代可以在保证抗干扰性能的前提下,面向硬件实现计算量适中。因此,该方法具有一定的工程应用价值。     

深空通信中Turbo码的编译码技术

介绍了深空通信的发展现状和Turbo的国内外最新发展动态。分别对Turbo码的编码器部分，交织器部分和译码器部分的构成和性能进行了详细的分析，并着重论述了SOVA译码算法的原理及其译码过程。最后通过Matlab仿真图验证不同的交织长度以及各种译码算法所具有的译码性能和译码复杂度之间的关系。     

Turbo编译码器中交织器的选择

本文探讨了Turbo编译码器中交织器的选择问题。首先从Turbo码的并行级联编码方案和基于最大后验概率(MAP)算法的迭代译码原理出发分析了交织器对Turbo码的纠错性能的巨大影响,然后总结了Turbo码中交织器设计的一些基本方法并分析其各自特点,最后给出了Turbo码中有关交织器的实用性结论。     

短帧Turbo码交织器的设计

本文给出一种分组交织器与最佳周期交织器相结合对数据进行交织的方案，可应用在短帧Turbo码交织器的设计中。通过对这种交织器的性能进行计算机模拟，本文得出在短帧Turbo码中该交织器的性能优于伪随机交织器和一般的分组交织器的性能。     

码率可配置Turbo译码器设计与实现

本文介绍了码率可配置 Turbo 译码器的 FPGA 设计与实现。可配置 Turbo 译码器可灵活支持 1/3、1/6、1/10 三种码率,减少了器件使用规模和资源,并支持固定迭代次数译码和动态迭代译码。码率可配置 Turbo 译码器最终在 Xilinx 公司的 XC7K325T-2FFG900I 芯片上实现。     

基于Turbo码的交织器设计与实现

在对几种交织器原理进行分析的基础上，通过对其在Turbo码编解码中的应用。结合具体信道进行了性能仿真，最后比较了它的性能。提出了一种优化的设计方案。采用FPGA技术实现并验证了设计的正确性。     

基于FPGA的TPC编译码器设计与实现

介绍了Turbo乘积码(TPC)的编译码原理,并对TPC码字结构进行了分析。在高斯信道下给出了子码为扩展汉明码(64,57,4)的TPC码的误码率性能,并对编译码器的模块设计进行说明,同时采用Altera公司的EP2S180芯片完成了方案验证。结果表明,在系统时钟为100 MHz的情况下,译码时延约为44 μs,可较好地满足实时性需求。     

帧长可配置Turbo码编译码器的设计与实现

针对固定帧长Turbo码灵活性和适应性差的缺点,提出了一种帧长可配置的Turbo码编译码器的FPGA实现方案,可以由用户根据数字通信参数设计要求自行改变交织深度,以使译码性能与信息速率达到最佳平衡。采用“自上而下”的设计思想和“自下而上”的实现流程相结合的方法,对Turbo码编译码系统进行模块化设计,优化调试后下载配置到Xilinx公司的Virtex-2 Pro系列中。测试结果表明,该设计具有良好的移植性和通用性,为Turbo码在不同环境下的应用建立了统一平台。     

基于FPGA的Turbo码交织器的设计与实现

在Turbo码设计中,交织器的设计具有重要的地位。介绍了交织器的基本理论以及几种常见的交织器,给出了一种通用交织器的电路设计方案,并通过对两种交织器的仿真测试,验证了设计方案的正确合理。     

Turbo码中交织器的作用及设计

分析了Turbo码的编译码方案,然后讨论了交织器在Turbo码设计方面的重要作用,给出了几种交织器的实现方法,并模拟分析了其性能。     

Turbo码中交织器的设计及性能分析

在Turbo码理论中,交织器的选择具有重要的地位。分析了Turbo码的编译码方案,然后讨论了交织器在Turbo码设计方面的重要作用,给出了几种交织器的实现方法,并模拟分析了其性能。     

基于FPGA的Turbo码译码器的设计

介绍了一种基于现场可编程门阵列（FPGA）的Turbo码译码器的完整的设计方案和设计结果,采用Max-Log-MAP译码算法,用Verilog语言编程,提出了正序运算和逆序运算同时进行,以及采用数组型存储器存储中间运算结果的方案,使译码速度得到提高。文中给出了Turbo码译码原理、Max-Log-MAP算法分析、基于FPGA的设计方案及实现框图、算法时序图及速度分析、仿真波形图及性能分析,结果表明,该方案正确可行,译码/纠错正确无误,且译码速度快。     

串行Turbo译码器窗口二分法改进与FPGA实现

提出了一种比滑动窗算法更为有效的窗口二分法,该算法在相同译码参数情况下比滑动窗时序节省更多的时间,同时消除了滑动窗时序所带来的码性能下降,将该算法应用于串行译码中,通过Matlab仿真,并用Vefilog语言硬件化,在Xilinx公司的XC3S 1500 FPGA上实现.结果表明,该算法降低了译码时延,并保证了码性能.     

不同译码器结构对Turbo码性能的影响

文章给出了两种译码顺序不同的Ｔｕｒｂｏ码译码器,并通过软判决维特比算法作译码业比较两种结构的译码效果。     

Turbo译码器在数据协调中的应用与仿真

Turbo码以其几乎接近Shannon理论极限的译码性能而成为目前为止最好的信道编码方案。为了减少信道传输引起的误码,提高传输可靠性,设计了一种基于SOVA算法的Turbo译码器,并介绍了Turbo译码器在数据协调中的应用。与传统的Turbo译码器相比,增加了两个权重模块,这样可提高译码的性能。同时,通过Matlab仿真,验证了所设计的Turbo译码器功能的正确性。     

Turbo码高速译码器设计

Turbo码具有优良的纠错性能,被认为是最接近香农限的纠错码之一,并被多个通信行业标准所采用。Turbo码译码算法相比于编码算法要复杂得多,同时其采用迭代译码方式,以上2个原因使得Turbo码译码器硬件实现复杂,而且译码速度非常有限。从Turbo码高速译码器硬件实现出发,介绍Turbo码迭代译码的硬件快速实现算法以及流水线译码方式,并介绍利用Altera的Flex10k10E芯片实现该高速译码器硬件架构。测试和仿真结果表明,该高速译码器具有较高的译码速度和良好的译码性能。     

TDD-LTE系统Turbo速率匹配算法及FPGA实现*

速率匹配是基带信号处理的重要组成部分.基于TD-LTE射频一致性测试系统,设计了一种可用FPGA实现的快速实现方案,该设计方案实现了Turbo速率匹配,并应用于射频一致性测试仪表的开发中.该方案有效地减小了Turbo编码速率匹配的处理延时.