深入分析CPU电压和频率的关系

超频遭遇死机时，稍微提升CPU供电电压，系统就会变得稳定。因此．提升电压几乎成了超频者的一个秘密武器。您是否想了解，加电压超频真的提高了系统稳定性吗？     

SoC物理设计低功耗方法研究

低功耗设计是SoC(片上系统)设计过程中的重要环节,物理设计是集成电路设计过程中的后期工作。首先全面分析了CMOS电路的各种功耗来源及低功耗设计的理论方法,进而从数字后端的物理设计入手,着重讨论了后端综合以及布局布线阶段的低功耗设计,并在实际设计中收到良好效果。     

高性能通用处理器中的漏电功耗优化

针对高性能通用处理器的结构特性及设计特点,指出了由于在高性能通用处理器中存在发射宽度较大、数据通路规整的基本特点,其大多数电路中的堆叠效应依然明显存在．由此结合一款高性能通用处理器——龙芯2号的具体设计,对该处理器主要数据通路模块进行了输入向量控制,并提出以“直接观察法”、“有效分解法”、“操作数隔离复用法”、“模拟退火算法”等多种技术思想为基础的电路最小漏电功耗分析及优化的实用性方法．实验结果表明,以上方案能够使得处理器的主要数据通路的漏电功耗减少近27％,同时模拟退火算法与以往的随机算法以及遗传算法相比在寻找电路最小漏电功耗的全局搜索能力上具有优势．     

基于物理反标的处理器功耗建模与评估方法

将基于综合的处理器作为主要研究对象,通过参数化RTL和物理反标的方法对处理器中的基本单元块提取出功耗值并组成功耗模型库;将处理器各模块映射为基本单元块的组合,利用性能模拟器统计出的模块翻转信息,从而对处理器的功耗做出快速准确的评价.实验结果表明,该方法可以做到与门级网表的真实功耗值误差不到10%,且速度开销很小.     

一种高效功耗攻击物理实验平台研究

功耗攻击是近年来一种对加密芯片密钥攻击最大的威胁,加密芯片功耗攻击与防御成为了研究热点.但功耗分析的实验平台构建却比较困难.以AES加密算法芯片为例,构建了一个基于FPGA的高效功耗攻击物理实验平台.详细叙述了物理实验平台的建立过程、实验结果.该功耗攻击物理实验平台构建相对简单,实验运算速度较快,且具有加密算法易于修正的灵活性,可以方便地对加密算法的功耗特性进行改进与验证.在功耗分析模型上,设计了一种高效功耗攻击模型,该模型在差分统计速度上提高了一个数量级,可为抗功耗攻击研究进行快速实验提供参考.     

基于GINI指数分类的嵌入式CPU功耗预测方法

文中提出了一种基于嵌入式系统CPU功耗预测并对其进行低功耗优化的方法.引入GINI指数的构建训练分类器,利用PowerTop工具对系统CPU进行监测,并以此作为训练数据集,将该分类器封装到系统中,对嵌入式系统的CPU频率、电压及所处的状态进行预测.通过仿真实验表明,该方法在系统负载较小的情况下,对嵌入式CPU功耗的优化的效果更好.     

基于标准单元替换的功耗优化方法研究

集成电路设计工艺的不断提升在带来更高性能的同时也造成了功耗过高的问题,如何兼顾高性能与低功耗成为当前高性能超大规模集成电路设计需要解决的关键问题,标准单元替换是一种有效的降低功耗的方法.首先比较了2种不同的标准单元替换策略,然后通过实验分析了不同策略的功耗优化效果以及对性能的影响,最后提出了合适的标准单元替换策略来优化...     

乱序超标量处理器核的功耗优化

为了追求更高的性能,处理器核的主频不断提升,处理器核的设计日益复杂,随之而来的是功耗问题越来越突出。除了在工艺级和电路级采用低功耗技术外,在逻辑设计阶段通过分析处理器核各个功能模块的特点并采用相应的技术手段,也可以有效降低功耗。对一款乱序超标量处理器核中功耗比较突出的模块——寄存器文件和再定序缓冲——进行了逻辑设计优化,在程序运行性能几乎不受影响的情况下明显减少了面积,降低了功耗。     

一种基于龙芯CPU的结构级功耗评估新方法

如何有效地利用处理器消耗的能量而得到尽可能高的性能成为了目前体系结构研究的热点,在研究中,结构级的功耗评估工具无疑具有重要的作用.在现有的结构级功耗模拟器中,往往只考虑了动态电路以及全定制实现方法下的功耗刻画,而忽略了以静态电路和标准单元设计为主的ASIC设计方法对处理器功耗带来的影响.由此,结合一款高性能、低功耗通用处理器——龙芯2号的具体实现,对其设计特点和功耗特性进行分析,实现了以龙芯2号处理器为基本研究对象的结构级功耗评估方法.该评估方法充分考虑了CMOS静态电路的结构级功耗刻画方法,因此更加适合目前以ASIC设计方法为主的高性能处理器结构的功耗评估.该结构级功耗评估方法与RTL级的功耗评估方法相比,具有速度快和灵活性好的优点.在2.4GHz的Intel Xeon上,该功耗评估方法的速度约为300K/s,是RTL级的评估方法的5000倍,而且误差很小.     

解同步电路中的功耗优化方法

针对解同步方法设计的异步电路存在冗余功耗的问题,提出一种功耗优化的解同步异步电路设计方法.首先以迭代结构乘法器为例分析操作数及电路操作行为对异步流水线功耗的影响;然后将窄数据特性及操作行为特性引入到解同步设计方法中,其中窄数据特性用于优化数据通路,操作行为特性用于优化控制通路;最后采用该方法对异步传输触发体系结构(TTA)微处理器计算内核进行功耗优化设计.实验结果表明,结构优化后的异步TTA微处理器内核功耗明显减少,约为解同步异步内核功耗的60%.     

基于Innovus的低功耗物理设计

为了减少芯片功耗,可靠的低功耗物理设计必不可少。基于新一代布局布线工具Innovus,分四个部分阐述了新的低功耗物理设计流程。这些内容包括:基于低功耗的物理库设计;低功耗布局和优化、基于输入向量的功耗优化;低功耗时钟树协同设计CCOPT(clock concurrent optimization);时钟树后低功耗优化。Innovus作为Cadence全新的布局布线工具,提供基于Giga Opt引擎的功耗驱动优化和高级时钟树协同优化(CCOPT)等方法,有效帮助设计者实现低功耗芯片设计。全新的低功耗物理设计可改善芯片数字逻辑15%功耗。     

高性能微处理器微体系结构级功耗模型及分析

基于Itanium2微处理器体系结构提出单时钟和多时钟域两种基准模型;对处理器的电路级特性进行微体系结构级抽象,建立了参数化的峰值功耗估算模型;提出事件调度算法,实现了多时钟域处理器系统的行为级模拟;以IMPACT工具集作为模拟引擎实现了处理器的动态功耗模拟模型．与其它同类模型Wattch相比,该模型能够支持多时钟系统的模拟,峰值功耗估算精度高了约3％,而模拟速度提高了42％．通过实验说明了多时钟域的功耗特性,在一种多电压和频率环境下,多时钟域处理器的功耗和能量分别降低了21％和38％．该模型可以很好地应用到体系结构级低功耗研究设计．     

源程序级和算法级嵌入式软件功耗特性的分析与优化方法研究

嵌入式系统的功耗优化可以在硬件和软件的多个层次进行,随着微电子技术的不断发展,各种底层先进硬件功耗优化技术的出现和应用,使得高层软件方面的功耗管理和优化技术逐步成为控制计算机系统功耗的重要手段.文中首先在完成嵌入式软件功耗度量的基础上,在硬件微结构级和电路级分析了软件功耗的产生原因和构成因素.然后,在软件源程序级和算法级两个层次上,采取相应措施改善影响嵌人式软件功耗特性的关联特征,以降低软件功耗.最后,针对"八皇后"典型算法问题进行了仿真实验,经过源程序级、算法级和源程序级与算法级混合3种优化,系统功耗最大降幅可以达到93.2%,实验结果表明软件功耗优化方法对于降低系统功耗是可行的和有效的.     

面向芯核设计的功耗层次化管理策略

在对现有的各种低功耗设计技术和动态功耗管理策略进行研究的基础上,提出了一种适合于面向芯核设计的层次化电路功耗层次化管理策略及其实现方法．通过让系统在处于空闲状态时迅速进入极低功耗模式的方法来降低功耗,不但能很好地完成复杂系统的功耗管理功能,而且具有较好的可扩展性．将此方法应用于一款数百万门级的片上系统设计中的实验结果表明,在对芯片面积和性能影响不大的情况下,在很大程度上实现了功耗管理,并大幅度地降低了系统功耗。     

差分LC压控振荡器相位噪声和功耗的优化

基于0.18um射频CMOS工艺,提出三种LC压控振荡器相位噪声和功耗的优化方法.主要思想是:一,通过精心设计,使得PMOS和NMOS差分晶体管对的跨导相等,从而取得对称的输出电压;二,采用偏置晶体管的噪声滤除技术,进一步降低相位噪声;三,确保差分晶体管对的工作区域始终在饱和区和三极管区的边界上,从而实现相位噪声和功耗的最优化.仿真结果证明,在中心频率为2GHz、频率调谐范围为12.4%的条件下,得到最优化的相位噪声为:-102.6dBc/Hz@100KHz、-121.1dBc/Hz@600KHz,且功耗仅为5.4mW.     

功耗受限情况下多核处理器能效优化方案

将处理器功耗控制在预算以下有助于降低散热成本和提升系统稳定性,但现有功耗优化方案大多依赖线下分析得到的先验知识,影响实用性,而集中式搜索最优策略的算法也存在复杂度过高的问题。为此,提出功耗优化方案PPCM。利用动态电压频率调整(DVFS)技术控制CPU功耗在预算内以提高处理器能效。同时,将功耗控制和功耗分配解耦合以提高灵活性。采用动态调整的线性模型估计功耗,通过反馈控制技术对其进行调节。以计算访存比为指标在应用间分配功耗,并考虑多线程应用特征进行线程间功耗分配。实验结果表明,PPCM比Priority算法速度平均提高10.7%,能耗平均降低5.1%,能量-延迟积平均降低14.3%。与PCM CA算法相比,其速度平均提高4.5%,能量-延迟积平均降低5.0%。     

基于Innovus提升芯片性能的物理实现方法

对于规模日益增大,工作频率不断增加的高性能芯片设计,性能一直是物理设计的重点和难点。缓冲器的插入是为了最小化信号线延时,进而优化时序,提升性能。描述了使用Cadence Innovus工具建立物理设计流程,减少各步骤间的偏差。同时在此流程的基础上提出二次布局优化方法,在16 nm下,通过一个高性能芯片设计验证了该流程与方法,实例结果表明,设计性能得到很大改善,其中时序优化达85.07%,该流程及方法可有效提升高性能芯片性能。     

基于时钟树功耗预提取的SoC功耗估计方法

精确评估系统芯片（System-on-a-Chip）在各种不同工作状态下的功耗需要仿真不同的向量集。评估过程中很大一部分计算花费在时钟树功耗上。通过对芯片功能的分析，可以将时钟树功耗单独提取并加以计算，然后只需要每次计算出芯片其它部分在各种工作状态下的功耗，即可得到系统的总功耗。在“中科SoC”没计中的实践可以看出，该方法同传统方法相比可以节省10％以上的计算时间和大约13％的磁盘存储空间，而功耗估计偏差不到0．1％。     

基于SI的数字电路PCB高速设计

随着集成电路输出开关速度的提高以及PCB板密度增加,如何在PCB板的设计过程中充分考虑信号完整性(SI)问题,已经成为当今PCB设计业界中一个新的热门课题.文中从SI的主要影响入手,结合实例,分类分析高速数字电路设计中可能出现的延迟、反射、串扰、SSN和EMI等SI问题,并提出相应的解决方案.