碳化硅CMOS反相器的特性

建立了6 H- Si C CMOS反相器的电路结构和物理模型,并利用MEDICI软件对其特性进行了模拟.研究了Si C CMOS反相器的温度特性,结果表明,室温下沟道长度为1.5 μm的6 H- Si C CMOS反相器的阈值电压、高电平噪声容限和低电平噪声容限分别为1.6 5 7,3.15 6和1.4 70 V,且随着温度的升高而减小.     

宽长比对CMOS反相器开关时间影响的分析

互补金属氧化物半导体（CMOS）反相器是集成电路的基本单元,其开关时间影响集成电路的传输延迟。文章针对金属氧化物半导体场效应晶体管（MOS）的宽长比对CMOS反相器开关时间tr和tf的影响,分析N型金属氧化物半导体晶体管（NMOS）和P沟道耗尽型场效应晶体管（PMOS）宽长比对开关时间的影响,通过多次模拟分析,得出对称开关时间对宽长比的要求。     

基于Cadence的CMOS反相器的特性分析与仿真

CMOS电路中同时采用NMOS管和PMOS管,电路结构简单且规则,静态功耗非常小,在集成电路中用的较多.CMOS反相器是静态CMOS逻辑电路的基本单元之一,为了分析其直流特性和瞬态特性,用Cadence软件设计了一种CMOS反相器.由CMOS反相器的上升时间和下降时间表达式得到瞬态特性的影响因素,通过软件仿真加以验证.     

CMOS反相器高功率微波扰乱效应分析

通过对CMOS数字电路器件及RF脉冲扰乱效应的模拟分析,比较了注入不同频率与功率的RF扰乱脉冲时对CMOS反相器输出逻辑电平扰乱甚至翻转的效应过程。     

MOS型反相器

本文提出一种ＭＯＳ型反相器电路，并分析了电路的工作原理，ＳＰＩＣＥ模拟表明，在±５Ｖ电源电压，输入±３．６Ｖ范围内，非线性误差小于±０．４８％。文中还给出了这种反相器的应用实例。     

CMOS反相器低频噪声模型及可靠性表征研究

为了表征CMOS反相器的可靠性,从其负载电流和输出电压的特性入手,详细推导了一种基于载流子波动理论的低频噪声模型,并由实验数据验证了模型的准确性.由实验结果可知,负载电流功率谱密度随频率的增加而减小,遵循1/f噪声的变化规律;得到了负载电流归一化噪声功率谱密度与器件尺寸的关系.通过深入研究1/f 噪声与界面态陷阱密度的关系,验证了1/f噪声可用于表征CMOS反相器的可靠性,证明了噪声幅值越大,器件可靠性越差,失效率显著增大,为评价CMOS反相器的靠性提供了一种可行及有效的方法.     

基于和图的三值电流型CMOS施密特反相器设计

基于阈算术代数系统理论,以和图为指导,分析施密特反相器的阈值可控开关,对三值电流型CMOS施密特反相器进行设计。Hspice仿真结果表明,该电路具有正确的逻辑功能和良好的瞬态特性,阈算术代数系统设计得到进一步的完善,三值施密特反相器设计更加简单直观。     

深亚微米CMOS反相器的单粒子瞬态效应研究

针对小尺寸CMOS反相器的单粒子瞬态效应,分别采用单粒子效应仿真和脉冲激光模拟试验两种方式进行研究。选取一种CMOS双反相器作为研究对象,确定器件的关键尺寸,并进行二维建模,完成器件的单粒子瞬态效应仿真,得到单粒子瞬态效应的阈值范围。同时,开展脉冲激光模拟单粒子瞬态效应试验,定位该器件单粒子瞬态效应的敏感区域,捕捉不同辐照能量下器件产生的单粒子瞬态脉冲,确定单粒子瞬态效应的阈值范围,并与仿真结果进行对比分析。     

单相时钟动态CMOS反相器分析与高速动态器件设计

从逻辑功能和工作速度等角度,分析总结了当前三种类型的单相时钟动态CMOS反相器,总结得出了构造各种高速CMOS动态D触发器的方法。并由此设计了新的高速移位寄存器、高速鉴频鉴相器,以0.8um CMOS工艺模型,经PSPISCE模拟,其最高工作频率分别达到了1.7GHz、700MHz以上,工作速度达到或超过了双极型ECL电路。     

One-gate-wide CMOS Inverter on laser-recrystallized polysilicon

A CMOS inverter having a single gate for both n and p channel devices has been fabricated using bulk silicon for the p channel device and a laser-recrystallized silicon film for the n channel device. The fabrication details and dc electrical performance of this device are described.     

具有温度稳定性的SiC CMOS运算放大器的设计

设计了具有温度稳定性的SiC CMOS运算放大器.根据所希望的IDSat(ZTC)和任一节点泄漏电流为零的原则设计偏置电路;输入采用差分输入,同时按照泄漏电流匹配的原则,合理选取Dcomp的面积.Si MOS器件电源电压为5 V,采用TSMC 0.25 μm工艺制作.当温度从300 K变化到600 K时,SiC 运放的增益和相位裕度的变化率分别为2.5%和3.3%,而Si电路的增益从300 K的64 dB降到-80 dB,失去电路的稳定性.但是,由于SiC MOS器件沟道迁移率低,导致器件的跨导低于相同尺寸下的Si器件,所以其开环增益也小于相同结构和尺寸的Si运算放大器.     

Programmable CMOS CNN Cell Based on Floating-gate Inverter Unit

At present, the Cellular Neural Network (CNN) is a potential parallel structure able to perform image processing tasks in real-time when is effectively implemented in CMOS technology. The CNN silicon integration success is due mainly to the local connectivity of processing cells. In this work, an alternative design based on floating-gate MOS inverters is presented, which uses unipolar signals for solving binary tasks. The approach brings a fast response in a reduced silicon area, as shown through electrical simulations. A prototype cell in CMOS technology (AMI, 1.2 micron) was fabricated and tested for eight image processing tasks.

基于TMD材料的CMOS反相器电路研究现状

对目前基于过渡金属硫族化合物(TMD)材料(MoS2、WSe2等)的互补金属氧化物半导体(CMOS)反相器电路相关研究进行了综述.总结了TMD材料的物理性质、制备方法和基于TMD的场效应晶体管器件的研究进展.对基于TMD的集成电路技术研究进行了介绍与分析.分别在结构设计、集成工艺、性能优化及电路集成等方面对基于TMD材...     

输出对CMOS反相器SEL特性的影响评估

文中通过计算机模拟的方法分析了器件在不同输出电平时,CMOS反相器单粒子闩锁（SEL）特性的变化。通过对器件输出电平不同时,不同衬底的CMOS反相器进行仿真研究,我们得出,P衬底器件输出为高电平时比输出为低电平时得到的闩锁电流大,而N衬底器件在输出不同时,得到的闩锁电流大小相近。对于同种衬底的器件在输出不同时对SEL的敏感性几乎相同。在深亚微米的器件中,输出对器件SEL特性的影响均较大,需要在研究器件SEL特性时把其考虑在内。     

基于MEDICI的CMOS反相器SEL特性分析

文章利用计算机模拟的方法分析了不同衬底CMOS反相器的单粒子闩锁（SEL）特性,分别对不同衬底CMOS反相器在电极分布和输出不同的情况下进行了研究,首先在不同电极分布时．通过电闩锁对器件进行模拟．得出不同电极分布时器件的维持电压,然后进行SEL模拟．根据模拟结果,我们发现在维持电压最小的电极分布情况下,粒子入射到阱-衬底结时,输出低电平时,器件产生闩锁后N衬底器件比P衬底器件闩锁电流大．输出高电平时．器件产生闩锁后P村底器件比N衬底器件的闩锁电流大。通过对不同衬底器件SEL阈值的测试,我们得到N村底器件比P衬底器件对SEL敏感．器件输出高电平时比输出低电平对SEL略敏感。     

高温SOICMOS倒相器MOSFET组合的研究

在讨论薄膜 SOIMOSFET高温性能和高温应用优越性的基础上 ,以高温应用为目标 ,对适用于高温 SOICMOS倒相器的三种 MOSFET组合结构进行了比较分析 ,最终确定了高温 SOICMOS倒相器的 MOSFET组合结构的选取原则。     

宽温区高温体硅CMOS倒相器的优化设计

在对体硅 CMOS倒相器直流特性、瞬态特性的高温模型和高温特性深入研究的基础上 ,提出了高温体硅 CMOS倒相器结构参数设计的考虑 ,给出了宽温区 (2 7～ 2 5 0℃ )体硅 CMOS倒相器优化设计的结果。模拟验证表明 ,所设计的体硅 CMOS倒相器在宽温区能满足下列电学参数设计指标 :输出高电平 Vo H>4 .95 V,输出低电平 Vo L<0 .0 5 V,转换电平 V*i (2 7℃ ) =2 .5 V,V*i(2 5 0℃ ) =2 .4 V,上升时间 tr(2 7℃ ) <110 ns,tr(2 5 0℃ ) <180 ns,下降时间 tf(2 7℃ ) <110 ns,tf(2 5 0℃ ) <16 0 ns。     

Inverter performance of 0.10 μm CMOS operating at roomtemperature

The switching performance of 0.10 μm CMOS devices operating at room temperature has been discussed on the basis of both experimental and simulated results. The measured propagation delay time of a 0.10 μm gate length CMOS has been quantitatively divided into intrinsic and parasitic components for the first time. The results have shown that the drain junction capacitance strongly affects the propagation delay time in the present 0.10 μm CMOS. The switching performance of a 0.10 μm ground rule CMOS has been simulated by using device parameters extracted from the experimental results. In the 0.10 μm ground rule CMOS, it has been shown that an increase of the contact resistance will degrade the propagation delay time, which is one of the most essential problems in further device miniaturization. It has been also demonstrated that even if the specific contact resistance ρ_c is reduced to be less than 1×10^-7 Ω cm, further reduction of the gate overlap capacitance C_ov will be required to achieve the propagation delay time to be less than 10 ps in the 0.10 μm ground rule CMOS at room temperature