源区浅结SOI MOSFET的辐照效应模拟

研究了源区浅结的不对称SOIMOSFET对浮体效应的改善 ,模拟了总剂量、抗单粒子事件 (SEU)、瞬时辐照效应以及源区深度对抗辐照性能的影响 .这种结构器件的背沟道抗总剂量能力比传统器件有显著提高 ,并且随着源区深度的减小 ,抗总剂量辐照的能力不断加强 .体接触不对称结构的抗SEU和瞬时辐照能力优于无体接触结构和传统结构器件 ,这与体接触对浮体效应的抑制和寄生npn双极晶体管电流增益的下降有关     

短沟道SOI MOSFET总剂量辐照效应模型

报道了一个含总剂量辐照效应的SOI MOSFET统一模型.该模型能自动计入体耗尽条件,不需要分类考虑不同膜厚时的情况.模型计算结果与实验吻合较好.该模型物理意义明确,参数提取方便,适合于抗辐照SOI器件与电路的模拟.     

SOI MOSFET因辐照引起的部分耗尽与全耗尽过渡区的漂移

首次报道了辐照所引起的SOI/MOS器件PD(部分耗尽) 与FD(全耗尽) 过渡区的漂移．基于含总剂量辐照效应的SOI MOSFET统一模型,模拟了FD与PD过渡区随辐照剂量的漂移．讨论了辐照引起FD与PD器件转化的原因,进一步分析了FD与PD器件的辐照效应．     

深亚微米SOI MOSFET低压热载流子效应研究

当器件尺寸进入深亚微米后，SOI MOS集成电路中的N沟和P沟器件的热载流子效应引起的器件退化已不能忽视。通过分别测量这两种器件的跨导、阈值电压等参数的退化与应力条件的关系，分析了这两种器件的退化规律，对这两种器件的热载流子退化机制提出了合理的解释。并模拟了在最坏应力条件下，最大线性区跨导Gmmax退化与漏偏压应力Vd的关系，说明不同沟长的器件在它们的最大漏偏压以下时，能使Gmmax的退化小于10％。     

SOI LDD MOSFET的栅电流的模拟

本文介绍一种采用载流子总量方法分析ＳＯＩ ＭＯＳＦＥＴ器件特性及热载流子效应的数值模型。使用专用模拟程序ＬＡＤＥＳ７联解器件内部二维泊松方程、电子和空穴的连续性方案。ＬＡＤＥＳ７可用于设计和预测不同工艺条件、几何结构对器件性能的影响。该模型直接将端点电流、端点电压与内部载流子的输运过程联系在一起，可准确地模拟ＳＯＩ ＭＯＳＦＥＴ器件的特性并给出清晰的内部物理图象。本文给出了ＬＡＤＥＳ７软件模拟的部     

SOI MOSFET电路模拟的模型选择

本文描述,论证并用实例说明了一种选择SOI MOSFET适当模型的实验方法。选择的准则是由薄膜和(半)体器件模型所预测的稳态电流——电压特性导出的。通过揭示(看似正确的)实际经验模型所产生的明显的模拟误差,突出了选择适当模型的必要性。     

SOI材料与器件的辐照效应

目前，ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）材料的一个主要用途是用来制作抗辐照电路，本文以ＳＩＭＯＸ（ＳｅｐｅｒａｔｉｏｎｂｙＩＭｐｌａｎｔａｔｉｏｎｏｆＯＸｙｇｅｎ）技术为主，详细论述了ＳＯＩ材料和器件（ＭＯＳＦＥＴ）的辐照特性及其机理，包括总剂量、瞬时和单粒子效应，并以总剂量效应为主。经过恰当的加固工艺和优化设计，可以制造出优良的抗辐照集成电路。     

PD SOI nMOSFETs中浮体效应对辐照性能的影响

在SIMOX衬底上制备了H形栅和环形栅PD SOI nMOSFETs,并研究了浮体效应对辐照性能的影响.在106rad(Si)总剂量辐照下,所有器件的亚阈特性未见明显变化.环形栅器件的背栅阈值电压漂移比H型栅器件小33%,其原因是碰撞电离使环形栅器件的体区电位升高,在埋氧化层中形成的电场减小了辐照产生的损伤.浮体效应有利于改进器件的背栅抗辐照能力.     

深亚微米薄层SOI/MOSFET’s热载流子效应分析

本文从二维模拟热载流子注入电流入手，讨论了不同硅层厚度、栅氧厚度和掺杂浓度对薄层深亚微米ＳＯＩ／ＭＯＳＦＥＴ’ｓ热载流子效应的影响．模拟结果表明，对于不同的硅层厚度，沟道前表面漏结处的载流子浓度对热载流子效应起着不同的作用，有时甚至是决定性的作用．沟道前表面漏结处的载流子浓度和沟道最大电场一样，是影响薄层ＳＯＩ／ＭＯＳＦＥＴ’ｓ热载流子效应的重要因素，这也就解释了以往文献中，随着硅层减薄，沟道电场增大，热载流子效应反而减小的矛盾．模拟也显示了在一定的硅层厚度变化范围内（６０～１００ｎｍ），器件热载流子效应     

超高总剂量辐射下SOI MOS器件特性研究

在超高总剂量辐射下,界面电荷的改变对MOS器件的阈值电压影响将越来越显著,甚至会引起NMOS的阈值电压增加,即所谓的“反弹”现象。文章研究的SOI NMOS的阈值电压并没有出现文献中所述的“反弹”,原因可能和具体的工艺有关。另外,通过工艺器件仿真和辐射试验验证,SOI器件在超高总剂量辐射后的漏电不仅仅来自于闽值电压漂移所导致的背栅甚至前栅的漏电流,而是主要来自于前栅的界面态的影响。这样,单纯的对埋层SiO2进行加固来减少总剂量辐射后埋层SiO2中的陷阱正电荷,并不能有效提高SOI MOS器件的抗超高总剂量辐射性能。     

短沟道源极肖特基势垒SOI MOSFET研究

随着MOSFET的特征尺寸的不断减小,短沟道效应越来越严重,阻碍了器件尺寸的进一步按比例缩小。如何有效地抑制短沟道效应已经成为当今的热门研究课题。本文提出了一种新型的SOI MOSFET结构,该结构漏极采用重掺杂的欧姆接触,源极采用肖特基接触。借助于SILVACO TCAD仿真工具,仿真出了该器件的各项性能参数,并与普通的SOI MOSFET进行对比研究,结果显示这种源极肖特基势垒SOI MOSFET能够更有效地抑制短沟道效应,且具有更大的输出电阻、更低的亚阈值电流和功耗。     

Asymmetric Schottky Tunneling Source SOI MOSFET Design for Mixed-Mode Applications

Schottky barrier MOSFETs have recently attracted attention as a viable alternative to conventional CMOS transistors for sub-65-nm technology nodes. An asymmetric Schottky tunneling source SOI MOSFET (STS-FET) is proposed in this paper. The Schottky tunneling source SOI MOSFET has the source/drain regions replaced with silicide as opposed to highly doped silicon in conventional devices. The main feature of this device is the concept of a gate-controlled Schottky barrier tunneling at the source. The device was optimized with respect to various parameters such as Schottky barrier height and gate oxide thickness. The optimized device shows excellent short channel immunity, compared to conventional SOI MOSFETs. The asymmetric nature of the device has been shown to improve the leakage current as well as the linear characteristics of the device as compared to conventional Schottky FETs. The STS-FET was fabricated, using conventional processes combined with the present NiSi technology and large angle implantation, and successfully demonstrated. The high immunity to short channel effects improves the scalability, and the output resistance of the device also makes it an attractive candidate for mixed-mode applications.      

Pi-Gate SOI MOSFET

This paper describes computer simulations of various SOI MOSFETs with double and triple gate structures, as well as gate-all-around devices. The concept of a triple-gate device with sidewalls extending into the buried oxide (hereby called a “Π-gate” or “Pi-gate” MOSFET) is introduced, The proposed device is simple to manufacture and offers electrical characteristics similar to the much harder to fabricate gate-all-around MOSFET     

全耗尽SOIMOSFET辐照导致的阈值电压漂移模型

报道了全耗尽SOI MOSFET器件阈值电压漂移与辐照剂量和辐照剂量率之间的解析关系.模型计算结果与实验吻合较好.该模型物理意义明确,参数提取方便,适合于低辐照总剂量条件下的加固SOI器件与电路的模拟.讨论了抑制阈值电压漂移的方法.结果表明,对于全耗尽SOI加固工艺,辐照导致的埋氧层(BOX)氧化物电荷对前栅的耦合是影响前栅阈值电压漂移的主要因素,但减薄埋氧层厚度并不能明显提高SOI MOSFET的抗辐照性能.     

SOI MOSFET的失真行为

采用幂级数方法对基于全耗尽(FD)SOI MOSFET和凹陷(RC)沟道SOI MOSFET的失真行为进行了研究,发现随着沟道长度的减小失真行为变坏,且RC SOI器件较FD器件具有更好的失真行为.同时,从实验数据可以看出,不理想的体接触会由于体分布电阻的增加而使失真行为变坏.该结果可以为低失真混合信号集成系统的设计提高指导方向.     

SOI MOSFET effective channel mobility

The standard bulk MOSFET definition for effective electric field is modified for SOI devices to account for nonzero electric field at the back oxide interface. The effective channel mobility in fully-depleted n-channel SOI MOSFET's is shown to be independent of applied backgate bias when the modified E_eff definition is used. The effective channel mobility as a function of E_eff is also shown to be independent of film thickness for fully-depleted devices     

Deep-submicrometer DC-to-RF SOI MOSFET macro-model

We present a submicrometer RF fully depleted SOI MOSFET macro-model based on a complete extrinsic small-signal equivalent circuit and an improved CAD model for the intrinsic device. The delay propagation effects in the channel are modeled by splitting the intrinsic transistor into a series of shorter transistors, for each of which a quasistatic device model can be used. Since the intrinsic device model is charge-based, our RF SOI MOSFET model can be used in both small and large-signal analyses. The model has been validated for frequencies up to 40 GHz and effective channel lengths down to 0.16 μm     

Short-channel single-gate SOI MOSFET model

The authors derive an analytical model for threshold voltage for fully depleted single-gate silicon-on-insulator (SOI) MOSFETs taking into consideration the two-dimensional effects in both SOI and buried-oxide layers. Their model is valid for both long- and short-channel SOI MOSFETs and demonstrates the dependence of short-channel effects on the device parameters of channel-doping concentration, gate oxide, SOI, and buried-oxide thickness. It reproduces the numerical data for sub-0.1-/spl mu/m gate-length devices better than previous models.