蓝牙收发器中的CMOS低噪声放大器的设计与测试

介绍了一种基于 0 35 μmCMOS数字工艺、集成于单片蓝牙收发器中的射频低噪声放大器 .在考虑ESD保护和封装的情况下 ,从噪声优化、阻抗匹配及增益的角度讨论了电路的设计方法 .经测试 ,在 2 0 5GHz的中心频率处 ,S11为 - 6 4dB ,S2 1为 11dB ,3dB带宽约为 30 0MHz,噪声系数为 5 3dB .该结果表明 ,射频电路设计需要全面考虑寄生效应 ,需要合适的封装模型以及合理的工艺     

一种LQFP64引线框架封装的优化设计

工艺简单、成本低廉是引线框架封装的优点,但引线框架的固定结构限制了其应用带宽。文中利用HFSS软件完成了一种标准的LQFP64引线框架的优化建模和S参数仿真。结果表明,该LQFP64优化模型以较低的封装成本提高了射频／微波集成电路的封装带宽,其回波损耗S31在4．7GHz为-1dB、插入损耗S11在4．9GHz为-15...     

射频CMOS低噪声放大器输入匹配网络的研究与设计

本文对低功耗射频CMOS低噪声放大器的输入匹配网络进行了研究。采用台积电TSMC0.18μmCMOS工艺模型,通过ADS电路仿真软件对设计的低噪声放大器电路进行了优化设计和仿真,仿真结果表明在2.4GHz中心工作频率下,该低噪声放大器满足射频接收机的系统要求,它的噪声系数NF约为2.57dB,增益S21约为16.2dB,输入反射系数S11约为-13.3dB,输出反射系数S22约为-21.9dB。电路的输入匹配和输出匹配情况良好。     

基于SiGe工艺的高增益射频功率放大器

基于0.13μm SiGe HBT工艺,设计应用于无线局域网(WLAN)802.11b/g频段范围内的高增益射频功率放大器.该功放工作在AB类,由三级放大电路级联构成,并带有温度补偿和线性化的偏置电路.仿真结果显示:功率增益高达30dB,1dB压缩点输出功率为24dBm,电路的S参数S11在1.5～4GHz大的频率范围内均小于-17dB,S21大于30dB,输出匹配S22小于-10dB,S12小于-90dB.最高效率可达42.7%,1dB压缩点效率为37%.     

433MHz ASK接收机射频前端电路设计

设计了一款应用在433MHz ASK接收机中的射频前端电路。在考虑了封装以及ESD保护电路的寄生效应的同时,从噪声、匹配、增益和线性度等方面详细讨论了低噪声放大器和下混频器的电路设计。采用0.18μm CMOS工艺,在1.8V的电源电压下射频前端电路消耗电流10.09 mA。主要的测试结果如下:低噪声放大器的噪声系数、增益、输入P1dB压缩点分别为1.35 dB、17.43 dB、-8.90dBm;下混频器的噪声系数、电压增益、输入P1dB压缩点分别为7.57dB、10.35dB、-4.83dBm。     

一种新型超高频射频识别射频前端电路设计

设计了一种低功耗高线性度的新型超高频射频识别射频前端电路.在LNA的设计中,通过在输入端采用二阶交调电流注入结构以提高线性度,在输出端采用开关电容结构以实现工作频率可调;在混频器的设计中,在输入端采用同LNA相同的方法以提高线性度,而在输出端采用动态电流注入结构以降低噪声.该电路采用0.18μmCMOS工艺,供电电压为1.2V,仿真结果如下:输入阻抗S11为-23.98dB,IIP3为5.05dBm,整个射频前端电路的增益为10dB.     

基于有源电感的全集成超宽带低噪声放大器

利用有源电感来实现超宽带低噪声放大器(UWB LNA),不但可以减小芯片面积、改善增益平坦度,而且可通过外部调节偏置电压来调谐有源电感的电感值,进而调整设计中没有考虑到的由工艺变化及封装寄生带来的增益退化.采用TSMC 0.35 μm SiGe BiCMOS工艺,利用Cadence设计工具完成了放大器电路及版图的设计.在3.1～10.6 GHz工作频率范围内,通过外部调节电压来调谐有源电感,可使LNA的增益S21在16～19 dB范围内变化,输入输出回波损耗S11,S22均小于-10 dB,噪声为2.4～3.7 dB,输入3阶截点IIP3为-4 dBm.整个电路芯片面积仅为0.11 mm2.     

低压中和化CMOS差分低噪声放大器设计

以设计低电压LNA电路为目的,提出了一种采用关态MOSFET中和共源放大器输入级栅漏寄生电容Cgd的CMOS差分低噪声放大器结构.基于该技术,采用0.35μmCMOS工艺设计了一种工作在5.8GHz的低噪声放大器.结果表明,在考虑了各种寄生效应的情况下,该低噪声放大器可以在0.75V的电源电压下工作,其功耗仅为2.45mW.在5.8GHz工作频率下:该放大器的噪声系数为2.9dB,正向增益S21为5.8dB,反向隔离度S12为-30dB,S11为-13.5dB.     

基于0.18μm SiGe BiCMOS工艺的高线性射频功率放大器

采用0.18 μm SiGe BiCMOS工艺,设计应用于无线局域网(WLAN )802.11b/g 2.4 GHz 频段的Class AB 射频功率放大器.该放大器采用两级放大结构,具有带温度补偿的线性化偏置电路.仿真结果显示:电路的输入匹配S11小于-13 dB,输出匹配S22小于-20 dB,功率增益达27.3 dB,输出1 dB压缩点为23 dBm, 最大功率附加效率(PAE)为21.3%;实现了匹配电路、放大电路和偏置电路的片上全集成,芯片面积为1 148 μm×1 140 μm.     

4～8GHz GaAs HBT单片双平衡混频器

介绍了一种基于 GaAs HBT 的双平衡混频器.该混频器将射频、本振有源Balun集成其中,在RF和LO输入端分别采用不同的LC网络实现宽带的阻抗匹配.跨导级和开关单元之间采用交流耦合,并通过带宽扩展技术实现频带内的增益平坦.测量结果显示,该混频器匹配良好,射频端口S11在3～10 GHz频带内小于-10 dB.在固定中频200 MHz 情况下测试,在4～8 GHz射频频带内,平均增益10 dB,波动小于1 dB,中频输出端口对射频信号的隔离度优于25 dB,对本振信号的隔离度优于28 dB;本振-射频端口隔离度优于32 dB.在3.3 V直流电压下测得的功耗为66 mW.     

CMOS宽带线性可变增益低噪声放大器设计

文章设计了一种48MHz~860MHz宽带线性可变增益低噪声放大器,该放大器采用信号相加式结构电路、控制信号转换电路和电压并联负反馈技术实现。详细分析了线性增益控制、输入宽带匹配和噪声优化方法。采用TSMC0.18μm RF CMOS工艺对电路进行设计,仿真结果表明,对数增益线性变化范围为-5dB~18dB,最小噪声系数为2.9dB,S11和S22小于-10dB,输入1dB压缩点大于-14.5dBm,在1.8V电源电压下,功耗为45mW。     

应用于无线传感网络的2.4GHz低噪声放大器

采用SMIC0.13μmRFCMOS工艺设计,并实现了应用于无线传感网络的2.4GHz差分低功耗低噪声放大器。在低功耗约束下,电路采用差分共源共栅源极退化电感结构。考虑了ESD保护PAD和封装等寄生电容,分析了输入阻抗匹配、增益、噪声和线性度,提出了低功耗条件下输入阻抗匹配和噪声优化措施。芯片测试结果显示,噪声系数NF为2.5dB,输出采用片外无源网络匹配下功率增益S21为9.4dB,输入三阶交调点IIP3为-1.5dBm。在1.2V电源电压下消耗电流3.3mA。芯片面积为860μm×680μm。     

基于ADS应用于GPS的低噪声放大器设计与仿真

设计了一种应用于GPS射频接收机中的单端低噪声放大器（LNA）,并利用安捷伦公司的ADS软件对电路进行了仿真。电路采用TSMC0．13μm工艺库模型,仿真结果表明在1．57GHz工作频率下,可以实现0．9dB的噪声系数和20dB的增益,较好的匹配（输入输出回波损耗S11,S22≤-20dB）,并且在1．2V电源电压下功耗仅为6mW。     

深亚微米CMOS低噪声放大器的设计

通过一个符合性能指标的，用于射频接收系统的CMOS低噪声放大性能的设计，讨论了深亚微米MOSFET的噪声情况，并在满足增旋和功耗的前提下，对低噪声放大噪声性能进行分析和优化，该LNA工作在2.5GHz电源电压，直流功耗为25mW，能够提供19dB的增益（S21），而噪声系数仅为2.5dB，同时输入匹配良好，S11为-45dB，整个电路只采用了一个片外电感使电路保持谐振，此设计结果证明CMOS工艺在射频集成电路设计领域具有可观的潜力。     

2.4 GHz、增益可控的CMOS低噪声放大器

介绍了一种基于 0 35 μmCMOS工艺、2 4GHz增益可控的低噪声放大器。从噪声优化、阻抗匹配及增益的角度详细分析了电路的设计方法 ,讨论了寄生效应对低噪声放大器性能的影响。仿真结果表明在考虑了高频寄生参数的情况下 ,低噪声放大器依然具有良好的性能指标 :在 2 4GHz工作频率下 ,3dB带宽为 6 6 0MHz,噪声系数NF为 1 5 8dB ,增益S2 1为 14dB ,匹配参数S11约为 - 13 2dB。     

A CMOS variable gain LNA for UWB receivers

A CMOS variable gain low noise amplifier(LNA) is presented for 4.2-4.8 GHz ultra-wideband application in accordance with Chinese standard.The design method for the wideband input matching is presented and the low noise performance of the LNA is illustrated.A three-bit digital programmable gain control circuit is exploited to achieve variable gain.The design was implemented in 0.13-μm RF CMOS process,and the die occupies an area of 0.9 mm~2 with ESD pads.Totally the circuit draws 18 mA DC current from 1.2 V DC supply,the LNA exhibits minimum noise figure of 2.3 dB,S(1,1) less than -9 dB and S(2,2) less than -10 dB.The maximum and the minimum power gains are 28.5 dB and 16 dB respectively.The tuning step of the gain is about 4 dB with four steps in all.Also the input 1 dB compression point is -10 dBm and input third order intercept point(IIP3) is -2 dBm.     

0.18m CMOS工艺3.1～5.2GHz低噪声放大器

基于共源级联放大器的小信号模型,详细分析了宽带放大器的输入阻抗特性和噪声特性。利用MOS晶体管的寄生容性反馈机理,采用TSMC公司标准0.18μmCMOS工艺设计实现了单片集成宽带低噪声放大器,芯片尺寸为0.6mm×1.5mm。测试结果表明,在3.1～5.2GHz频段内,S11<-15dB,S21>12dB,S22<-12dB,噪声系数NF<3.1dB。电源电压为1.8V,功耗为14mW。     

基于90nm CMOS工艺的60GHz射频接收前端电路设计

设计了一款用于中国60 GHz标准频段的射频接收前端电路。该射频接收前端采用直接变频结构,将59～64 GHz的微波信号下变频至5～10 GHz的中频信号。射频前端包括一个四级低噪声放大器和电流注入式的吉尔伯特单平衡混频器。LNA设计中考虑了ESD的静电释放路径。后仿真表明,射频接收前端的转换增益为13.5～17.5 dB,双边带噪声因子为6.4～7.8 dB,输入1 dB压缩点为-23 dBm。电路在1.2 V电源电压下功耗仅为38.4 mW。该射频接收前端电路采用IBM 90 nm CMOS工艺设计,芯片面积为0.65 mm2。     

2-GHz CMOS射频低噪声放大器的设计与测试

本文采用CMOS工艺,针对无线通信系统前端(Front-end)的低噪声放大器进行了分析、设计、仿真和测试.测试结果表明,该放大器工作在2.04-GHz的中心频率上,3dB带宽约为110MHz,功率增益为22dB,NF小于3.3dB.测试结果与仿真结果能够很好地吻合.