基于加权Gray码及实时状态检测的异步FIFO设计

本文提出了一种新颖的异步FIFO设计,它采用加权Gray码进行指针编码,采用实时的全局状态检测器来控制写／读,是一种高性能的异步FIFO。模拟结果表明,在FIFO深度为4～16的情况下,该设计与已有的FIFO设计相比在性能以及面积开销等方面都获得了明显的改善。该异步FIFO在多核SoC互连设计中具有广泛的应用前景。     

激光告警系统的异步FIFO设计

介绍了在激光告警系统中采用异步FIFO解决A/D数据采样与FPGA数据处理模块之间的不同速率匹配问题.在分析异步FIFO设计难点基础上,提出利用Gray码计数器作为读写地址编码,有效地同步了异步信号,避免了亚稳态现象的产生,给不同速率间的数据传输提供了一种有效的解决方案.同时采用Verilog语言描述,提高了硬件设计的可移植性,减少了系统的复杂性,提高了激光告警接收系统的可靠性.     

一种基于流水线结构的双时钟域数据交换技术

随着单芯片时钟域个数的增多，高速稳定的时钟域数据交换技术对芯片性能的影响越来越重要。该文提出了一种新型的双时钟数据交换同步电路结构，通过多组相互流水且并行的同步器组，可以实现对burst数据的高速交换。该方案在保持与现有电路相同稳定性的同时，提高了数倍的数据吞吐量。     

一种异步FIFO的设计方法

使用FIFO同步源自不同时钟域的数据是在数字IC设计中经常使用的方法,设计功能正确的FIFO会遇到很多问题,探讨了两种不同的异步FIFO的设计思路。两种思路都能够实现功能正确的FIFO。     

分布式系统时钟同步设计与实现

时钟同步是分布式系统的核心技术之一，考虑到分布式系统的可扩展性及同步精度要求，提出了基于GPS与NTP的混合同步方案解决系统时间同步问题，并对其原理与实现进行了阐述。     

高速环形FIFO的设计

针对全局异步局部同步系统中不同时钟域间的通信问题,提出一种可用于多核片上系统的环形FIFO.采用独特的运行协议和串并结合的数据传输方式以及保证通信质量的双轨编码方法,设计了一种新颖的FIFO体系结构,使其可支持不同宽度数据的发送和接收,保证数据的完整高速传输.在0.18μm标准CMOS工艺下,FIFO的传输延时为681...     

基于Gray码的异步FIFO接口技术及其应用

本文介绍了利用异步FIFO在跨时钟域的逻辑设计中进行异步接口的技术,介绍了利用Gray码作异步FIFO指针的方法。这些技术和方法对于异步逻辑的设计具有广泛的参考意义。     

一种用于MEMS姿态检测的FIFO设计

通过在MEMS信号处理电路中设计一个异步结构的FIFO,可以有效地降低系统对MEMS的频繁访问。设计一个具有多种工作模式的FIFO,可以满足一些特殊的姿态检测需求,更好地满足系统智能化操作需要。实现了一个具体可行的方案,可以实际应用到各种MEMS电路模块中。     

一种基于ASIC的高速异步FIFO设计

分析了异步FIFO的结构和关键技术,在与利用格雷码作为异步FIFO指针编码对比的基础上,提出了一种采用移位码编码方式的FIFO,不仅减小了亚稳态出现的概率,也简化了电路结构,降低了电路面积和功耗,在此基础上也缩短了电路的关键路径,工作频率明显提升。根据仿真和综合结果显示,本文设计的FIFO工作性能稳定可靠。     

一种基于FIFO芯片PCI总线插卡的设计方法

FIFO芯片在众多的数据处理领域得到了广泛的应用。它在PCI总线插卡设计中的应用 ,进一步提高了数据的传输速度与效率。基于FIFO芯片来实现PCI插卡 ,从硬件上解决了数据高速交换中频繁调用系统中断的问题 ,对PCI接口的应用与推广大有益处。     

FIFO可靠性设计与研究

FIFO(First In First Out先进先出队列)通常用于数据的缓存和适配不同时钟域之间的相位差和频率飘移,保证数据安全可靠地传输。通过系统地分析影响同步FIFO和异步FIFO可靠性的各个重要因素,提出了具体的解决方案。重点介绍了亚稳态问题及解决方案和空满标志的产生方法。     

一种基于音频解嵌的异步FIFO设计及FPGA实现

介绍了一种针对音频解嵌中的音频帧输出而采用的特定异步FIFO的设计.重点阐述了针对这一特定情况需要考虑到的FIFO深度及读写指针复位控制以及利用读写地址格雷码对FIFO的空、满标志信号的产生电路进行逻辑设计,用Verilog HDL硬件描述语言对电路进行RTL级设计,并使用Modelsim进行功能仿真,最后通过FPGA进行验证.     

集成电路中的多时钟域同步设计技术

针对通信过程中多时钟域之间的亚稳态现象,分析了几种同步器在集成电路异步设计中的应用。采用异步FIFO法设计ATM通信芯片中接口与内核的异步数据缓冲器。仿真验证结果表明该方法能使电路实现既定功能并提高其可靠性。     

读写数据宽度不同的异步FIFO设计

提出并实现了具有总线功能的异步FIFO,即写入字宽和读出字宽不同的高速异步FIFO设计。此FIFO基于Altera公司的Stratix系列FPGA实现,达到了高于200Mhz的工作频率,采用venlog语言设计,通过对设计进行简单的修改,即可应用于各种不同的系统的设计,给很多带宽不匹配的系统提供了一种简单的解决方案。     

基于FPGA的异步FIFO设计

在现代集成电路设计中,一个系统往往包含了多个时钟,如何在异步时钟间传递数据成为一个很重要的问题,而使用异步FIFO可以有效地解决这个问题。异步FIFO是一种在电子系统中得到广泛应用的器件,文中介绍了一种基于FP-GA的异步FIFO设计方法。使用这种方法可以设计出高速、高可靠的异步FIFO。     

异步FIFO的Verilog设计

介绍异步FIFO的基本结构和工作原理,分析异步FIFO的设计难点及其解决办法,在传统设计的基础上提出一种新颖的电路结构,用verilog描述并对其进行综合仿真并在FPGA上实现,得到较好的性能.     

异步FIFO的设计与验证

多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个难题。传统的异步FIFO设计采用同步读写地址后比较产生空满标志的方法,面积大、工作频率低。针对这些问题,文章提出了一种新的异步FIFO设计方案,它改进格雷编码电路,提高异步FIFO的工作频率,用先比较读写地址产生空满标志,再同步到相应时钟域的方法避免使用大量的同步寄存器,减小面积空间。EDA综合及FPGA验证的结果均表明,改进后异步FIFO的性能有了显著提高。     

高速异步FIFO的设计和实现

本文介绍了一种新型异步FIFO的设计和ASIC实现,与传统的格雷码作异步FIFO指针的方法不同,该FIFO实现方案采用了一种移位码,在避免了亚稳态出现的同时缩短了关键路径,提高了工作频率。本设计采用Verilog硬件描述语言实现,具有良好的可移植性和设计灵活性。最后,给出了系统的综合实现结果。     

Camera Link接口的异步FIFO设计与实现

介绍了异步FIFO在Camera Link接口中的应用,将Camera Link接口中的帧有效信号FVAL和行有效信号LVAL引入到异步FIFO的设计中。分析了FPGA中设计异步FIFO的难点,解决了异步FIFO设计中存在的两个关键问题:一是尽量降低电路中亚稳态的出现概率;二是如何产生空、满等相应的控制信号。为Camera Link接口提供了稳定的视频数据及控制信号。