一种基于滑窗回溯多标准Viterbi译码器

为满足当前通信系统中存在的多种通信标准要求,提出了一种基于滑窗回溯的多标准Viterbi译码器。与其他Viterbi译码器相比,该译码器在支持任意长度序列译码的基础上,实现了1/2、1/3和1/4三种不同码率的配置,并适配5~9五种可变约束长度。此外,该译码器还具有软判决和硬判决两种判决模式,其中软判决采用8 bit有符号数量化。在对路径度量防溢出及幸存路径管理等模块进行优化后,该译码器能够在不显著增加延迟的前提下,具有更优异的工作性能。实验结果表明,该译码器可以根据设置的参数适用多种通信标准,并得到更好的误码性能。     

5G LDPC码译码器实现

该文介绍了5G标准中LDPC码的特点,比较分析了各种译码算法的性能,提出了译码器实现的总体架构:将译码器分为高速译码器和低信噪比译码器.高速译码器适用于码率高、吞吐率要求高的情形,为译码器的主体;低信噪比译码器主要针对低码率、低信噪比下的高性能译码,处理一些极限情形下的通信,对吞吐率要求不高.分别对高速译码器和低信噪比...     

5G LDPC码译码器实现

该文介绍了5G标准中LDPC码的特点,比较分析了各种译码算法的性能,提出了译码器实现的总体架构：将译码器分为高速译码器和低信噪比译码器。高速译码器适用于码率高、吞吐率要求高的情形,为译码器的主体;低信噪比译码器主要针对低码率、低信噪比下的高性能译码,处理一些极限情形下的通信,对吞吐率要求不高。分别对高速译码器和低信噪比译码器进行了设计实践,给出了FPGA综合结果和吞吐率分析结果。     

JUE-75AC船站模拟器设计

本文介绍JUE-75A C船站模拟器的开发研制,针对模拟器在Windows系统上运行,其操作界面的模拟问题和设备通信问题,提出了具体的解决方案和软件实现过程。并根据GMDSS培训的实际需要,特别提出在具体模拟JUE-75A C船站的同时,增加了一个控制程序,用于监控模拟器的操作。文章介绍该模拟器控制程序的功能、实现和可用性。     

世界上最小的彩色图像编译码器

据《NTT评论》1991年3月号报道,NTT已成功地开发出了世界上最小的ISDN彩色图像编译码器。此编译码器完安符合国际电话电报通信咨询委员会(CCITT)的建议和根据这些建议制定的电信技术委员会(TTC-日本的电信标准组织)的标准。这种新开发的编译码器比目前市场上能买到的编译码器体积小、价格便宜。它将一     

基于FPGA的Viterbi译码器设计

卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理,分析了Viterbi译码器的结构,然后用Verilog语言设计了一种基于Altera公司EP3C120F780C8芯片的（2,1,7）Viterbi译码器,同时给出了时序仿真图。     

基于FPGA的高速Fast-SSC译码器测试系统

为了满足Polar码高性能测试时大数据量的要求,设计了一种针对Fast-SSC译码器的FPGA硬件测试平台,包含信源、信道编码器、调制器、信道、解调器、译码器和统计模块,采用Verilog在Altera Stratix V 5SGXEA7N2F45C2上实现,并采用PCIe接口与上位机进行通信。该平台对码长1024、码率1/2的Polar码进行测试,结果表明测试频率为300MHz、测试数据为1.4*1010 位时,译码耗时仅为19.18s。     

可重构Viterbi基核单元的设计与实现

为适应多种通信标准,提出了一种新的可重构Viterbi译码器基核单元,由该基核单元可动态重构成不同约束长度(3~9)、不同编码效率(1/2或1/3)以及不同生成多项式的Viterbi译码器。在Xilinx Virtex4系列FPGA上,对该基核单元组成的译码器进行综合实现,并进行了仿真。结果表明,该译码器的速度能达到50 Mbps,适合在802.11无线局域网及3G网络中使用。     

动态自适应低密度奇偶校验码译码器的FPGA实现

在复杂深空通信环境中,自适应能力的强弱对低密度奇偶校验(LDPC)码译码器能否保持长期稳定工作具有重要影响。该文通过对DVB-S2标准LDPC码译码器各功能模块的IP化设计,将动态自适应理论参数化映射到各功能模块中,实现动态自适应LDPC码译码器的设计。基于Stratix IV系列FPGA的验证结果表明,动态自适应LDPC译码器可以满足不同码率码长及不同性能需求下的译码。同时,单译码通道可以保证译码数据信息吞吐率达到40.9~71.7 Mbps。     

一种用于移动终端的联合信道译码器

对移动终端中使用的信道译码技术进行了介绍，指出未来的移动终端需要支持多种通信标准。设计了一种用于移动终端的联合信道译码器，可支持多种通信标准，达到最大限度利用共享资源，从而节省总体成本。     

CCSDS标准LDPC部分并行译码器实现

针对CCSDS标准中近地通信的LDPC码,为了提高准循环低密度奇偶校验（QC-LDPC）译码器的吞吐率和资源利用率,设计实现了一种低复杂度高速并行译码器。译码器整体采用流水线结构,通过改进校验节点与变量节点的更新方式,在不增加运算复杂度的情况下使信息处理所消耗的时间更短,压缩单次迭代所需时间,提高了译码器的吞吐量。以现场可编程门阵列（FPGA）作为实现平台,仿真并实现了基于归一化最小和算法的（8176,7154） LDPC译码器。结果表明,当译码器工作频率为200 MHz、迭代次数为10次的情况下,译码吞吐量可达到160 Mbit/s,满足大多数场景的应用需求。     

深空通信中LDPC码编码器设计与FPGA实现

根据深空通信信道编码的要求,参照Consultative Committee for Space Data Systems(CCSDS)标准中的参数,采用了一套用于深空通信的高码率LDPC码方案[1][2].低密度奇偶校验(Low Density Parity Check,LDPC)码具有优异的误码性能,因此,在(Field Programmable Gate Array,FPGA)上实现CCSDS-LDPC码编码是必要的.该文在xilinx公司的XC5vSX100芯片上实现了CCSDS深空通信标准的(1536,1024)LDPC码的串行编码,并详细介绍了编码过程.该设计可以灵活地移植应用于其他码率的CCSDS深空通信标准LDPC编译码器设计.     

基于TMS320C64XX和有限状态机的高速多通道RS译码器设计

RS码是一种纠错能力很强的码,广泛应用于通信、数字存储等领域中.文中提出了一种新的基于有限状态机结构的高速多通道RS译码器的设计方法,并且在TMS320C64XX系列DSP上对其进行了优化设计.测试结果表明采用采用该方法设计的RS译码器可以在单片DSP中实现高速多通道实时系统的需求.     

一种用于PLC系统的多码率RS码译码器

电力线通信(Power Line Communication,PLC)凭借以电力线为通信介质,成为最具优势的通信方式.针对PLC系统中RS码多码率的问题,基于RiBM算法和uiBM算法,设计一种适合PLC系统的多码率RS码译码器.该译码器复杂度低,资源使用量少,易于VLSI实现.该译码器已在一款PLC芯片上得到应用.     

802.11b中卷积码和Viterbi译码的FPGA设计实现

卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前(2,1,6)卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的设计方法,并利用Verilog HDL硬件描述语言完成编译码器的FPGA实现。使用逻辑分析仪,在EP2C5T144C8芯片上完成了编译码器的硬件调试。     

语义信道编译码器模糊匹配场景下的发端设计

从香农经典信息论到语义通信，信息传递模式由“比特传输”逐渐向“语义传输”转变。传统通信中，码本作为编译码器的共同语言，可以保证通信的无歧义传输。然而，语义编译码器可能无法实现精准匹配，进而导致无法利用经典信息论来解决语义通信问题。首先，提出了语义信道编译码器模糊匹配时的通信系统，其中语义信道译码器固定，只能通过单方面设计语义信道编码方式来降低语义信息被错误接收的概率。然后，特别考虑了一个简单的语义通信系统，其中语义信道为一个语义对称信道。受语义译码器的性能约束，语义编码器只能通过重复发送语义符号来降低语义信息被错误译码的概率。最后，给出语义信息的平均译码错误概率与传输次数之间的关系。     

高性能多标准可配置Viterbi译码器设计与验证

为了使Viterbi译码器广泛地应用于更多标准中,结合前向回溯译码和滑窗流水技术,同时ACS(Add-CompareSelect)部件通过减规约的操作减少异或延迟,提出一种高性能可配置Viterbi译码器。该译码器支持1 2,1 3,1 4码率,约束长度在5~9之间,生成多项式任意配置等参数,同时支持GPRS,Wi MAX,IS-95 CDMA,LTE,CDMA 2000等多标准。在对译码器进行设计的基础上,基于UVM验证方法学搭建一种模块级验证平台,完成Viterbi译码器模块级的功能验证,覆盖率达到99.4%。利用Synopsys Design Compiler工具进行综合,面积为0.2 mm2;在28 nm工艺,500 MHz主频下,功耗为38.3 m W,吞吐率为1.06 Gbit/s。结果表明,此译码器具有很好的灵活可配性,在移动终端有很好的应用前景。     

标准低密度奇偶校验码译码算法中量化结构

DVB-S2标准低密度奇偶校验码(LDPC)译码器在深空通信中面临着低复杂度、高灵活性及普适性方面的迫切需求。通过对LDPC译码算法中量化结构的研究,提出一种动态自适应量化结构的设计方法。该方法在常规均匀硬件量化的基础上,提出了修正化Min-Sum译码算法中的数据信息初始化及迭代译码的动态自适应量化结构,解决了DVB-S2标准LDPC码译码时存在的校验节点运算与变量节点运算之间的复杂度不平衡的问题,并由此提高了译码器的译码性能。实验证明,以DVB-S2标准LDPC码中码长为16 200,码率为1/2的为例,提供动态自适应量化结构与常规的均匀量化结构相比,节省硬件资源为4%。此外,动态自适应量化结构支持动态可配置功能,保证了DVB-S2标准LDPC译码器的灵活性及普适性。     

一种全并行LDPC译码器及FPGA实现方法

低密度校验(Low-Density Parity-Check)码作为迄今为止性能接近香农限的前向纠错码(FEC)之一,在无线通信、卫星通信和无线网络技术等领域获得了广泛的应用。随着 5G 技术的发展,通信系统对传输速率的需求逐渐增加,更高的传输速率对 LDPC 译码器的吞吐量提出了更高的要求。本文给出了一种全并行 LDPC 译码器设计,并采用理论分析和仿真结果分析相结合的方法,对 LDPC 码的并行译码方法进行了研究,给出了全并行译码器的 FPGA 实现方法。     

一种交错并行高速TPC译码器的设计

Turbo乘积码(TPC)作为一种高码率编码在带限通信系统中有着广泛的应用,但是大多数TPC译码器存在结构复杂、资源消耗高、处理时延大的问题.为此,提出了一种交错并行流水线处理结构的译码器,并通过译码过程中测试序列的合理排序以及使用相关运算代替最小欧式距离计算等算法优化设计,简化了译码器的实现复杂度,现场可编程门阵列(FPGA)资源消耗相比传统设计降低了35%,提高了译码速度.在Xilinx公司的FPGA芯片XC5VSX95T上完成了译码器的硬件实现,达到80 Mbit/s的译码速度,通过增加子译码器个数还可进一步提升译码吞吐率.