基于内插的全数字二元鉴相相干延迟锁定环

提出一种基于内插的全数字二元鉴相相干延迟锁定环(C-DDLL),用于直接序列码分多址系统上行链路伪随机码的跟踪,对AWGN、多用户于扰以及非理想内插影响下的环路跟踪性能进行了分析与计算机模拟,最后给出了数值结果及分析。     

Application of Kalman filters with a loop delay in synchronization

Discrete-time Kalman filters under a loop-delay constraint suffer performance loss and cease to be optimal. In this letter, modified Kalman filters are proposed to compensate for loop delay. The proposed filter performance is similar to a Kalman predictor. The results are applied to synchronizer loop-filter, design. Closed form expressions for both the update gain and the performance values are derived for first- and second-order disturbance models     

基于双边沿触发计数器的低功耗全数字锁相环的设计

提出了一种低功耗、快速锁定全数字锁相环的设计方法。该文从消除因时钟信号冗余跳变而产生的无效功耗的要求出发,阐述了双边沿触发计数器的设计思想,提出了用双边沿触发计数器替代传统数字序列滤波器中的单边沿触发计数器的锁相环设计方案,以从降低时钟工作频率、减小工作电压和抑制冗余电路的开关活动性等方面降低系统的功耗;同时在环路中采用自动变模控制技术,以加快环路的锁定速度,减少相位抖动。最后采用EDA技术进行了该全数字锁相环的设计与实现,理论分析和实验结果表明其低功耗性、快速锁定性均有明显改善。     

基于FPGA的自适应锁相环设计

利用锁相环进行载波跟踪是获取本地栽波的一种重要方法,针对锁相环的噪声性能和跟踪速度不能同时达到最优的限制,在锁相环PLL中引入自适应模块,根据环路所处的环境自适应对PLL环路参数做出调整.设计中利用仿真软件MATLAB对自适应锁相环进行仿真,并在FPGA硬件板上利用VHDL编程实现.在载波信号为10 MHz、采样率为80 MHz的条件下,设计的自适应锁相环在噪声水平较小时跟踪速度提高了0.5 μs左右,在噪声水平较高时相位抖动降低了0.01 tad左右.     

基于FPGA的全数字锁相环的设计

简单介绍了全数字锁相环(ADPLL)的结构和工作原理,提出一种在FPGA的基础上可增大全数字锁相环同步范围的设计方法,并给出了部分verilog HDL设计程序的代码和仿真波形。     

基于FPGA的全数字锁相环的设计

简单介绍了全数字锁相环(ADPLL)的结构和工作原理,提出一种在FPGA的基础上可增大全数字锁相环同步范围的设计方法,并给出了部分verilog HDL设计程序的代码和仿真渡形.     

A high-resolution time interpolator based on a delay locked loopand an RC delay line

An architecture for a time interpolation circuit with an rms error of ~25 ps has been developed in a 0.7-μm CMOS technology. It is based on a delay locked loop (DLL) driven by a 160-MHz reference clock and a passive RC delay line controlled by an autocalibration circuit. Start-up calibration of the RC delay line is performed using code density tests (CDT). The very small temperature/voltage dependence of R and C parameters and the self calibrating DLL results in a low-power, high-resolution time interpolation circuit in a standard digital CMOS technology     

基于ADF4106的锁相环设计

信号源作为一种通用测试仪器,是研制、检测与维护众多电子产品的必备工具,而频率合成是信号源的核心组成部分,对信号源整机的功能和指标起着决定性作用,锁相环频率合成可以产生高质量的频率,本设计利用锁相环基本原理,设计出了高性能的频率合成电路.本文详细介绍了某信号源二本振频率3.6GHz的锁相环设计,给出了系统原理图以及关键电...     

基于全数字锁相环的基波频率测量算法

本文提出了一种用于电能计量芯片的基波频率测量算法.其创新点是从系统设计出发,把基波频率测量与电能计量中过采样ADC的梳状积分级联抽取滤波(以下简称CIC)过程相结合,利用CIC、正交去调鉴频器、PI调节器和基波频率—CIC抽取率转换器共同构成一个全数字锁相环(以下简称ADPLL).该锁相环可以有效地抑制输入信号中的直流...     

一种基于LMS迭代的环路延时估计算法

数字预失真技术是有效补偿射频功率放大器的非线性方案;然而,前向数据与反馈数据之间的延时估计是数字预失真系统的关键性问题,直接影响着非线性的补偿能力。在此基于滑动窗的相关运算,介绍一种整数倍的环路延时估计算法,同时基于LMS迭代逐个数据输入进行比较,提出了一种自适应小数倍的环路延时估计算法。最后对算法进行仿真验证,结果表明,经过整数倍的环路延时估计后,对于在[-T]s,Ts范围内的残余的小数倍延时,该算法均表现出优异的估计性能。     

基于FPGA的改进积分型位同步环设计

介绍了积分型位同步环的原理。针对相位抖动的问题,提出了积分型位同步环的改进方案。采用模块化的设计思想,利用VHDL语言设计了改进的积分型位同步环,并在Xilinx的FPGA器件XC3S200-4FT200上进行了实现。利用Modelsim6.0软件对改进前后的位同步环进行了仿真测试,仿真结果表明,改进的位同步环可有效减少相位抖动,满足性能要求。     

基于锁相环（PLL）L波段的频率合成技术

频率合成器是电子设备的核心部件,其性能的优劣影响电子设备的整体性能。本文研究了一种基于锁相环（PLL）L波段的锁相频率技术。其设计方案使用MC145152来实现锁相环路,外加环路滤波器LPF和压控振荡器VCO等器件来实现,具有较强的研究设计价值。     

基于平均电流的双闭环APFC电路的设计

为有效消除电力电子设备的谐波干扰,基于UC3855设计了BOOST功率因数校正电路。主电路为减少功率损耗采用ZVT零电压辅助开关。控制电路采用双闭环平均电流模式。利用乘法器校正使输入电流接近正弦波并保持与电压同相位。通过小信号建模推导了电流环、电压环传递函数,配置了系统双环补偿校正网络的参数。最后通过MATLAB仿真和实验验证了设计的正确性。系统的动、稳态性能良好,功率因数接近为1。     

基于时延及综合价值的边缘MEC部署方法

5G网络时代,将提供eMBB高带宽、URLLC极低时延、mMTC大连接等高品质业务,而MEC的部署位置受成本和业务感知等影响,成为数字化和智能化时代的算力洼地。由于MEC部署位置受多个因素的影响,为了实现MEC部署位置综合价值的最大化,本文对MEC部署位置的选择做了相应研究,提出了应用单纯形法寻找MEC部署综合价值最高的位置。实践结果表明该方法性质有效。     

An integrated high resolution CMOS timing generator based on anarray of delay locked loops

This paper describes the architecture and performance of a new high resolution timing generator used as a building block for time-to-digital converters (TDC) and clock alignment functions. The timing generator is implemented as an array of delay locked loops. This architecture enables a timing generator with subgate delay resolution to be implemented in a standard digital CMOS process. The TDC function is implemented by storing the state of the timing generator signals in an asynchronous pipeline buffer when a hit signal is asserted. The clock alignment function is obtained by selecting one of the timing generator signals as an output clock. The proposed timing generator has been mapped into a 1.0 μm CMOS process and an r.m.s. error of the time taps of 48 ps has been measured with a bin size of 0.15 ns. Used as a TDC device, an r.m.s. error of 76 ps has been obtained, A short overview of the basic principles of major TDC and timing generator architectures is given to compare the merits of the proposed scheme to other alternatives     

一种基于OFDM信号波形的延迟锁相环算法

根据对OFDM信号特性的分析，本文直接从接收信号中提取相关序列，构造了一种延迟锁相环算法，该算法将每个OFDM符号作为一个整体进行考虑，是一种基于波形的定时跟踪环算法，同时算法与调制信息、收发载波偏差无关，克服了载波偏差引起的ICI的影响，实验结果表明该算法可以工作在较低的信噪比下。     

基于三角函数内插法的Gardner位定时同步环的FPGA实现

位定时同步是全数字接收系统中的关键组成部分,对系统性能有重要影响。Gardner定时同步环结构简单便于工程实现,三角函数内插法结构简单内插精度高。文章将三角函数内插法应用于Gardner定时同步环,降低了实现难度。     

Clock synchronization on the factory floor (FMS)

The coordination of flexible manufacturing systems (FMS) in an automated factory requires that synchronization amongst the manufacturing processes be based on a common clock. The synchronization requirements on the factory floor are described, and several clock synchronization algorithms, their theoretical bounds, and the results of the authors' work are discussed. Measurement results based on the implementation of such synchronization algorithms on local area networks (LAN) are presented. For hierarchical LANs, an algorithm is developed and its behavior simulated     

基于同步信息串口通信的双机备播同步技术研究

以双机热备安全播出系统的研究为背景,提出了一种基于同步信息串口通信的双机备播同步算法。该算法充分利用被播媒体的可数字化同步信息作为播出进度同步控制参数的参考,可对多种格式数字媒体提供广泛支持;算法复杂度低,通用性强,并有效利用了主机的串口资源,无须额外硬件支持,软件仿真有效。