FPGA嵌入式多位宽SRAM的加固设计与实现

本文基于汉明码EDAC算法提出了一种现场可编程门阵列(FPGA)嵌入式多位宽SRAM(BRAM)抗辐射加固方法.通过开发FPGA程序,利用FPGA资源配置编解码电路,简化了BRAM的内部结构,从而使芯片面积、成本降低;利用状态机进行数据容错处理,提高了系统可靠性.通过上述方法解决了在复杂空间环境下,多位宽BRAM不易加...     

面向算术单元的FPGA工艺映射算法

本文提出了一种针对算术单元的FPGA工艺映射算法ArithM.实验结果表明,与公认ABC中的黑盒子映射算法相比,本文算法能平均减少逻辑单元面积7%,减少电路关键路径延时5%.ArithM采用了单元共享、平衡算术链以及吸收邻近节点三种方法来优化算术资源.     

PLBMAP:高性能通用FPGA可编程逻辑块映射算法

研究了一种低复杂度、高利用率、高性能的通用FPGA逻辑块映射算法,基本思想包括为降低算法复杂度而提出的将组合电路与时序电路分开映射、对逻辑单元分层;引入匹配度系数以提高逻辑单元的利用率,从而在算法的性能和速度两方面均得到了较好的突破:平均性能比现存通用映射算法提高了12.59%,平均运行时间可以降低102～103倍.     

基于130nm PD-SOI工艺存储单元电路的抗辐射加固设计

基于130 nm部分耗尽绝缘体上硅(SOI) CMOS工艺,设计并开发了一款标准单元库.研究了单粒子效应并对标准单元库中存储单元电路进行了抗单粒子辐射的加固设计.提出了一种基于三模冗余(TMR)的改进的抗辐射加固技术,可以同时验证非加固与加固单元的翻转情况并定位翻转单元位置.对双互锁存储单元(DICE)加固、非加固存储单元电路进行了性能及抗辐射能力的测试对比.测试结果显示,应用DICE加固的存储单元电路在99.8 MeV ·cm2 ·mg_1的线性能量转移(LET)阈值下未发生翻转,非加固存储单元电路在37.6 MeV·cm2·mg_1和99.8 MeV·cm2·mg_1两个LET阈值下测试均发生了翻转,试验中两个版本的基本单元均未发生闩锁.结果证明,基于SOI CMOS工艺的抗辐射加固设计(RHBD)可以显著提升存储单元电路的抗单粒子翻转能力.     

基于定向故障注入的SRAM型FPGA单粒子翻转效应评估方法

介绍了一种基于定向故障注入的SRAM型FPGA单粒子翻转效应评估方法。借助XDL工具,该方法解析了Virtex-4 SX55型FPGA的帧地址与物理资源之间的对应关系;将电路网表中的资源按模块分组,利用部分重构技术分别对电路整体及各分组相关的配置帧进行随机故障注入,以评估电路整体及其子模块的抗单粒子翻转能力;按模块分组对电路分别进行部分三模冗余(TMR)加固和故障注入实验,以比较不同加固方案的效果。实验结果表明:电路的抗单粒子翻转能力与其功能和占用的资源有关;在FPGA资源不足以支持完全TMR的情况下,该方法可以帮助设计者找到关键模块并进行有效的电路加固。     

一种抗辐射加固FPGA 编程电路的设计与实现

本文介绍了抗辐射加固SOI-SRAM基FPGA编程电路的设计与实现。该电路完成FPGA配置数据的下载与回读。该编程电路采用编程点直接寻址的方式,相对典型的移位寄存器链寻址方式不仅能够节约面积开销而且可以提供更为灵活的配置选择。通过对本电路提出的部分配置控制寄存器的配置,该编程电路可以实现的最小配置单元仅包含1位数据,FPGA更为灵活的部分重配置功能得以方便实现。层次化的仿真策略,对关键路径的优化及精密的版图布局保证了该电路的性能。此外对编程点进行了抗辐射加固设计。该电路在基于0.5μm部分耗尽SOI工艺SRAM基的FPGA中实现。功能测试结果表明, 该编程电路成功实现FPGA配置数据的下载与回读,且抗辐照实验结果表明,抗总剂量水平超过1x105Krad(Si), 抗瞬态剂量率水平超过1.5x1011 rad(Si)/s,抗中子注入量水平达到1x1014 n/cm2。     

基于0.18μm CMOS加固工艺的抗辐射设计

为降低抗辐射设计对元器件基本性能的影响,基于0.18μm CMOS加固工艺,通过场区注入工艺实现总剂量(Total Ionizing Dose,TID)加固,优化版图设计规则实现单粒子闩锁(Single Event Latch-up,SEL)加固,灵活设计不同翻转指标要求实现单粒子翻转(Single Event Upset,SEU)加固。利用以上加固方法设计的电路,证明了加固工艺平台下的抗辐射电路在抗辐射性能及面积上具有明显优势。     

反熔丝FPGA线长驱动布局算法

针对反熔丝FPGA的结构特点,提出了一种线长驱动的反熔丝FPGA布局算法.该算法基于VPR的模拟退火布局算法,针对反熔丝FPGA垂直布线资源有限的特点,提出了新型的成本函数并在CAD实验平台上予以实现.实验结果表明,与VPR布局算法相比,该方法不仅优化了线网总长度,使得线网总长度平均减少了12%,同时还减少了编程的通路反熔丝数目.     

基于状态映射的AES算法硬件混淆设计

代码混淆利用系统自身逻辑来保护内部重要信息和关键算法,常用于软件代码的安全防护,确保开发者和用户的利益。如何在硬件电路上实现混淆、保护硬件IP核的知识产权,也是亟待解决的问题。该文通过对硬件混淆和AES算法的研究,提出一种基于状态映射的AES算法硬件混淆方案。该方案首先利用冗余和黑洞两种状态相结合的状态映射方式,实现有限状态机的混淆;然后,采用比特翻转的方法,实现组合逻辑电路的混淆;最后,在SMIC 65 nm CMOS工艺下设计基于状态映射的AES算法硬件混淆电路,并采用Toggle、数据相关性和代码覆盖率等评价硬件混淆的效率和有效性。实验结果表明,基于状态映射的AES算法硬件混淆电路面积和功耗分别增加9%和16%,代码覆盖率达到93%以上。     

辐射加固SOI工艺FPGA的设计与验证

进行了一款辐射加固SRAM基VS1000 FPGA的设计与验证。该芯片包含196个逻辑模块、56个IO模块、若干布线通道模块及编程电路模块等。每个逻辑模块由2个基于多模式4输入查找表的逻辑单元组成,相对传统的4输入查找表,其逻辑密度可以提高12%;采用编程点直接寻址的编程电路,为FPGA提供了灵活的部分配置功能;通过对编程点的完全体接触提高了全芯片的抗辐射能力。VS1000 FPGA基于中电集团第58所0.5μm部分耗尽SOI工艺进行辐射加固设计并流片,样片的辐照试验表明,其抗总剂量水平达到1.0×105rad(Si),瞬态剂量率水平超过1.5×1011rad(Si)/s,抗中子注量水平超过1.0×1014n/cm2。     

TMR+Scrubbing SRAM加固型FPGA辐照实验研究

针对卫星平台和载荷对大规模集成电路的依赖性越来越强,尤其是SRAM型FPGA。作为信号处理核心器件,FPGA的单粒子效应备受关注。文中研究了三模冗余和动态刷新两种加固方法,并进行重粒子试验验证,采用不同能量的粒子以对照实验的方式验证了加固方法的有效性,试验结果显示,文中设计的加固方法可以提高抗单粒子性能2倍以上。     

Partial evaluation based triple modular redundancy for single event upset mitigation

We present a design technique, Partial evaluation-based Triple Modular Redundancy (PTMR), for hardening combinational circuits against Single Event Upsets (SEU). The basic ideas of partial redundancy and temporal TMR are used together to harden the circuit against SEUs. The concept of partial redundancy is used to eliminate the gates whose outputs can be determined in advance. We have designed a fault insertion simulator to evaluate partial redundancy technique on the designs from MCNC′91 benchmark. Experimental results demonstrate that we can reduce the area overhead by up to 39.18% and on average 17.23% of the hardened circuit when compared with the traditional TMR. For circuits with a large number of gates and less number of outputs, there is a significant savings in area. Smaller circuits or circuits with a large number of outputs also show improvement in area savings for increased rounding range.     

NEW APPROACH TO EMULATE SEU FAULTS ON SRAM BASED FPGAS简

Field Programmable Gate Arrays （FPGAs） offer high capability in implementing of com- plex systems, and currently are an attractive solution for space system electronics. However, FPGAs are susceptible to radiation induced Single-Event Upsets （SEUs）. To insure reliable operation of FPGA based systems in a harsh radiation environment, various SEU mitigation techniques have been provided In this paper we propose a system based on dynamic partial reconfiguration capability of the modern devices to evaluate the SEU fault effect in FPGA. The proposed approach combines the fault injection controller with the host FPGA, and therefore the hardware complexity is minimized. All of the SEU injection and evaluation requirements are performed by a soft-core which realized inside the host FPGA Experimental results on some standard benchmark circuits reveal that the proposed system is able to speed up the fault injection campaign 50 times in compared to conventional method.     

可演化TMR容错表决电路的设计研究

在高温、辐射等恶劣环境下微电子设备的可靠性要求越来越高,利用演化硬件(EHW)原理,将EHW技术与三模块冗余(TMR)容错技术相结合,在FPGA上实现可演化的TMR表决电路,使硬件本身具有自我重构和自修复能力,大大提高了系统的可靠性.     

面向航空环境的多时钟单粒子翻转故障注入方法

随着新型电子器件越来越多地被机载航电设备所采用,单粒子翻转(Single Event Upset, SEU)故障已经成为影响航空飞行安全的重大隐患。首先,针对由于单粒子翻转故障的随机性,该文对不同时刻发生的单粒子翻转故障引入了多时钟控制,构建了SEU故障注入测试系统。然后模拟真实情况下单粒子效应引发的多时间点故障,研究了单粒子效应对基于FPGA构成的时序电路的影响,并在线统计了被测模块的失效数据和失效率。实验结果表明,对于基于FPGA构建容错电路,采用多时钟沿三模冗余(Triple Modular Redundancy, TMR) 加固技术可比传统TMR技术提高约1.86倍的抗SEU性能;该多时钟SEU故障注入测试系统可以快速、准确、低成本地实现单粒子翻转故障测试,从而验证了SEU加固技术的有效性。     

Recovery Time and Fault Tolerance Improvement for Circuits mapped on SRAM-based FPGAs

The rapid adoption of FPGA-based systems in space and avionics demands dependability rules from the design to the layout phases to protect against radiation effects. Triple Modular Redundancy is a widely used fault tolerance methodology to protect circuits against radiation-induced Single Event Upsets implemented on SRAM-based FPGAs. The accumulation of SEUs in the configuration memory can cause the TMR replicas to fail, requiring a periodic write-back of the configuration bit-stream. The associated system downtime due to scrubbing and the probability of simultaneous failures of two TMR domains are increasing with growing device densities. We propose a methodology to reduce the recovery time of TMR circuits with increased resilience to Cross-Domain Errors. Our methodology consists of an automated tool-flow for fine-grain error detection, error flags convergence and non-overlapping domain placement. The fine-grain error detection logic identifies the faulty domain using gate-level functions while the error flag convergence logic reduces the overwhelming number of flag signals. The non-overlapping placement enables selective domain reconfiguration and greatly reduces the number of Cross-Domain Errors. Our results demonstrate an evident reduction of the recovery time due to fast error detection time and selective partial reconfiguration of faulty domains. Moreover, the methodology drastically reduces Cross-Domain Errors in Look-Up Tables and routing resources. The improvements in recovery time and fault tolerance are achieved at an area overhead of a single LUT per majority voter in TMR circuits.     

基于FPGA的三模冗余容错技术研究

基于SRAM的FPGA对于空间粒子辐射非常敏感,很容易产生软故障,所以对基于FPGA的电子系统采取容错措施以防止此类故障的出现是非常重要的。三模冗余（TMR）方法以其实现的简单性和效果的可靠性而被广泛用于对单粒子翻转（SEU）进行容错处理。但传统TMR方法存在系统硬件资源消耗较多且功耗较大等问题。总结了传统TMR方法存在的问题,分析了一些近年来出现的改进的TMR方法的优劣,针对其存在问题指出了改进策略,并展望了TMR技术的发展趋势。     

Majority Logic Mapping for Soft Error Dependability

This work proposes the use of analog majority gates to implement combinational circuits that are intrinsically tolerant to transient faults. A new type of voter circuit, that uses some knowledge from the analog design arena is proposed, together with a new mapping approach to implement circuits given their input/output table. This new mapping approach is shown to compare favorably against a classic mapping. The implementation and validation of an adder circuit, using conventional triple modular redundancy (TMR), the classic mapping, and the proposed solution are analyzed, in order to confirm that the shown technique is indeed fault tolerant, and has advantages in terms of area and performance when compared to TMR. Finally, implementations of a subset of the ISCAS 85 benchmark circuits using TMR with the analog voter and the proposed approach are compared and the results analyzed.     

基于FPGA芯片的机载波形动态重构设计

针对机载综合射频传感器系统高度综合化的实际需求，基于部分可重构技术提出了一种机载传感器功能波形重构设计方法，以实现在现场可编程门阵列（Field Programmable Gate Array，FPGA）芯片局部区域上时分复用机载功能波形。该方法引入一种便于功能波形移植部署的FPGA平台设计，并在此平台上完成机载功能波形在FPGA芯片局部区域的可重构具体设计。工程应用表明，该设计能够灵活有效复用可编程逻辑器件资源，提高了综合射频传感器系统的功能波形集成度，具有较好的实践意义。