动态I~2L4K位随机存储器

1975年国际固态线路会议上,仙童公司发表了一个动态I~2L 93481型4K 位随机存储器。它将先进的集成电路工艺等平面隔离与好的集成注入逻辑(I~2L)的单元设计结合起来。其工作功耗为400mW;只需要一种电源+5v(一般MOS 存储器需要三种电源);取数时间为100ns(比通常MOS 存储器快一倍);读写周期为200ns;工作温度范围为0～70℃。93481采用标准16引线双列直插式封装。芯片尺寸仅112密耳×129密耳(2.84mm×3.28mm),比多数MOS 4K 存储器小得多。93481的价格也与4K MOS 存储器相当,因而可作为主存储器使用。     

超高速4K单元NMOS随机存储器(MB 8211)

MOS随机存储器(RAM)作为电子计算机主存储器而大量需要的情况下,近几年来在高速化和高集成化方面部取得了很显著的进展。在高速化方面1K单元/芯片的取数时间为50～100毫微秒,在高集成化方面4K单元/芯片的MOS RAM都已进入了商品化阶段, 现在已有10余家半导体公司出售或者发表了有关4K单元RAM,其中大多数的取数时间是在300～600毫微秒的中低速范围内,目前,主要重点是放在大容量和低价格方面。然而,看来象1K单元MOS存储器那样,4K单元存储器显然也逐渐地向高速化方面前进,作为     

高速双极型1K位随机存储器(RAM)

要提高数据处理机的处理能力,就要提高所用元件的性能。在最新的计算机中,中央处理器(CPU)中已使用亚毫微秒逻辑元件。但是为直接对应于从这样高速的CPU 中取数,不能说缓冲存储器原来的几十毫微秒的速度就够了。作者从上述背景提出研制取数时间小于10ns、每芯片1K 位的超高速大容量缓冲存储器用的器件。这次,完成了电路设计,试制了存储器。本文扼要地介绍了试制存储器的设计和特性1 研制的目标和存储器的组成图1为公开发表的,并具有代表性的MOS和双极半导体存储器的取数时间与功耗的关系。同时,也给出了要试制存储器的性能的目     

TMS4062型动态存储器的构造原理和应用

前言本文叙述TMS 4062型MOS 存储器的构造和原理,确定了一个容许容量扩展的方法,此外还介绍了一个4K×8位存储器及其读写系统。MOS 存储器的发展已有若干年,存储单元一般由两个负反馈交叉耦合的静态单元(图1a)组成。在这种单元里,两个晶体管中的一个总是通导的,此通导的晶体管便产生功耗。为减少此功耗,最简单的解决方法是利用时钟信号控制每个单元的负载电阻(图1b)。若时     

AMS7001随机存储器

AMS7001是一种新颖而使用方便的MOS随机存储器(RAM)。这种存储器采用MOS器件与电荷泵器件结合在一起建立和保持所存储的状态,所以使用这种存储元件时和静态的一样,不需要周期性再生。存储器内部含有几种与TTL电平相容的电路。地址缓冲寄存器、数据输入缓冲寄存器和读出放大器都是采用触发器电路,因而能高速操作。由于采用了几种省能器电路,限制了电路中的功耗。外部时钟信号中只有芯选信号(CS)需要MOS电平,而其它时钟输入全是TTL电平。     

简化再生的动态N-沟道随机存储器

目前采用的N-沟道硅栅工艺的新的单元的设计,使得MOS随机存储器容量更大,密度更高,可以与磁心和双极型存储器相竞争。对计算机设计者得到的好处是N-沟道比P沟道随机存储器速度较快,而与同样大小的双极型存储器一样快。特别是简化再生只用0.01％的占空比可对整个存储器全部再生,使存储器能无形再生,无需存储器占线时间,并且在某些应用中,存储器全然不需要再生;存储单元的设计,使之功耗减小到磁心或双极的一小部分,去掉了时序和控制所必需的设备,诸如寻址再生、维持控制或预充,这样,大大降低了整个系统的成本(N-沟道MOS随机存储器每位的成本与P-沟道的相同)。     

简讯

据报导在美国弗城举行的1975年国际固体电路会议上,英特尔公司发表了一个称为2106的n沟MOS 4K RAM(随机存储器)。这种4K RAM取数时间为80毫微秒,周期时间为150毫微秒,速度为目前市场上最快的4K RAM的三倍。存储单元采用与AMS 7001 1K RAM相类似的电荷泵浦式电路结构,如图1所示。     

与射极耦合逻辑(ECL)相容的4096单元高速随机存储器

本文介绍一种4096单元准静态(Pseudostatic)MOS随机存储器,它的全部输入(包括时钟)都与射极耦合逻辑(ECL)相容。这种存储器的取数时间小于80ns,周期时间小于150 ns,维持功耗是300 mW。全译码存储器制作在204×237 mil的硅片上,并封装在22引线双列直播式陶瓷管壳里。     

64K MOS动态随机存储器

MOS随机存储器(RAM)通常用来做数据处理系统的主存储器。人们不断地改进它,增加存储器的位密度,缩短读出时间以及降低功耗。目前16K MOS RAM已有商品。由于尺寸和功耗方面的限制,制造64K MOS随机存储器(RAM)还存在一些困难。本文提出了一     

具有内部定时和低功耗的4096单元单管随机存储器

本文较详细地讨论了单管P-沟道4096单元随机存储器(RAM)。设计上的生要特点是有灵敏的读出-再生放大器,可以允许仅有0.065 Pf的存储电容。为了得到400 ns的取数时间而应用了自举原理,功耗为150 mW。采用了新的快速移位寄存器作为内部定时电路。这个定时电路产生存储器的时钟信号,从而将外部信号减少到只有一个时钟信号和1个芯选信号。芯片尺寸为3.01×4.44 mm~2。     

4K单元n沟道MOS随机存储器及其应用

本文介绍MIL 公司(微系统国际有限公司)研制的4096单元n 沟道MF 7112型MOS随机存储器(ARM)和用这种组件组装成的256K 位组存储器。在设计这种组件和系统时,应注意的事项如下:(1)从设计到制造和使用时,存储器的半数以上的成本与组件、组装、测试、可靠性以及功耗有关。在力求降低成本的同时,需要组成能满足各种应用且灵活性大的存储器。从这种观点出发,首先采用数据输入,数据输出和地址在时间上分开,用共用总线传送的方式。存储元件具有能满足这种要求的功能时,存储器插件的引线端数减少,组装和连接器的成本下降。这     

注入耦合存储器:一个高密度静态双极存储器

本文讨论一种新的静态双极存储器的设计,它在密度方面可以与动态场效应晶体管存储器相当,而在性能与功耗方面较优越。少数载流子直接注入的概念既适用于单元电流,又适用于耦合到读/写线。这就导致了器件非常高的集成度,在采用5μ线宽的标准埋层工艺和单层布线时,单元尺寸达3.1mil~2。根据一些包含小矩阵的研究性单片的试验完全证实了这种可能性。单元可在低于100nW 的非常低的直流维持功耗下工作。从模拟64×64位矩阵的测量中可以推算出,一块4K 位的硅片面积大约为160×150mil~2,取数时间大约50ns。采用介质隔离和自对准N~ 引线孔的新方法可得到5μ线宽的1.1mil~2的单元。     

高集成度70兆静态移位寄存器

最近几年期间,LSI 双极型存储器的领域,已经蓬勃开展起来。最显著的发展是集成密度的提高。1969年已报导,单元密度静态存储器为74单元/毫米~2,动态存储器为144单元/毫米~2。这些指标敌得过 MOS 存储器的最高单元密度,静态 MOS 存储器为53单元/毫米~2,动态 MOS 存储器大约为180单元/毫米~2。另一个重要发展是功耗大大降低。     

4K MOS动态随机存储器

本文提出了一种4K 动态MOS 随机存储器(RAM)的方案,该方案采用每位三管的单元,其面积小于2密耳~2/位,采用n 沟道硅栅MOS 工艺。芯片只需要一个时钟脉冲,并且内部产生所需的多相时钟脉冲。所有的输入和输出与高电平的时钟脉冲不同,其电平与TTL 相配。     

ECL 256×1双极全译码随机存储器组件的电路设计

为了适应千万次以上的大型计算机对超高速存储器的要求,中国科学院上海冶金研究所和北京计算技术研究所共同研制了双极全译码 ECL256×1随机存储器组件。它采用泡发射极、对通隔离、单层布线工艺。存储单元为并联二极管双射极单元[1]-[4]。芯片面积为2.6×3.2mm~2。试制样品的地址取数时间一般小于23ns。最小写入脉冲宽度小于15ns。功耗一般小于500nW,电源电压-5V±10%。工作时最高环境温度75℃。本文介绍单层布线256×1存储器组件的线路设计和测试结果。     

一个用单管单元做成的4096单元MOS存储器件

前言由于MOS器件比双极器件包含较少的制造步骤,因而用它们来做成廉价的大容量存储器是很实际的[1]。大规模集成MOS存储器(表1)的迅速发展开始于1970年的256单元的MOS器件[2]。其后转为用电容作为存储数据的动态单元[3]以及制造工艺的改进使增加组装密度成为可能。动态的1024单元的器件已经组成UNIDATA及其它形式的计算机中的标准硬件。我们为未来的存储器[4]已研制成二个4096单元N沟道硅栅工艺的MOS器件     

用于高性能存储系统的快速双极1024位随机存储器(RAM)

现代的数据处理系统的结构和性能受到组装密度和它的存储器的速度的极大影响,目前能做到的速度最快的存储器是采用集成双极工艺的半导体器件来实现的。双极随机存储器(RAM)除了它在快速主存方面的常规运用之外,还在超高速缓冲存储器和可写控制存储器方面得到了重要的新应用。高速的双极超高速缓冲存储器的存在已经使得建立存储器体系成为可能,在这个存储器体系内的大部份存储器是由速度比较慢的低成本存储器件来制成的。在控制存储器中采用高速大容量读/写存储器则大大扩展了它的存储容量,因而也具有有效价格的竞争能力。另外在将高速存储器与微处理机连用或用作联想存储器解决特殊用途方面,高速双极存储器也对计算机结构起到了促进作用。本文所述的1024位的ECL RAM 是作为西门子(Siemens)7·760计算机的超高速缓存和可写控制存储器用的。它是为西门子7·740,7·750和7·755计算机设计的GXB 10147型西门子128位ECL RAM 的继续。新的工艺和电路设计思想为典型的地址取数时间在15ns,功耗只有400 mW 的1024位RAM 研制铺平了道路。     

1973年国际电子器件会议摘讯

美国贝尔实验室研制的1024单元P 沟道MOS随机存储器(MOS RAM)(Electronics.Dec.18,1972,p.29)采用电子束工艺重新生产后,使整个存储线路,包括地址、译码、读出放大器在内,可以放在一块47×71密耳~2的芯片上。这个数据较目前的MOS RAM 的面积小四倍。这个单管单元RAM 的对准精度为1微米,也是MOS RAM 的一个新记录。取数时间为45毫微秒(未改进以前,芯片取数时间为150ns,译者注),单元尺寸是栅长为4微米,接触孔为2微米见方。象以前的芯片一样,新的芯片也采     

一个高速16K位n沟道MOS随机存储器

本文介绍一个高速16K位动态MOS随机存储器(RAM)的方案。这个存储器采用了先进的n沟道硅栅MOS工艺(5μm 光刻技术)制成的面积为22×36μm~2的单管单元。设计的主要特点是采用一个具有高速度(读取时间为200ns)和低功耗(400ns 周期内为600mw)的读出线路图。全译码存储器制在5×7mm~2的芯片上,并装配在22引线陶瓷的双列直插式封装内。     

DJS-140机的磁心存储器

<正> (一) 概述DJS-140机的磁心存储器采用三度三线存取方式。整个存储器只用两种类型的插件板——存储板和控制板,一块控制板可以控制八块存储板,并由此组成一个独立的存储体。140机允许装配两个这样的存储体。单板的存储容量为8K字×18位(包括两个奇偶校验位),因此总容量可扩充到128K字。存储器的存取周期为1.4#S,取数时间小于500nS。下面对该存储器各主要部份的特点作扼要介绍。(二) 磁心和磁心体