"龙腾(R)R2"微处理器流水线的设计及优化

32位RISC微处理器"龙腾(R)R2"是西北工业大学航空微电子中心2005年设计的一敖自主知识产权的嵌入式微处理器,采用PowerPC体系结构,六级流水线,具有独立的数据Cache和指令Cache.文章介绍"龙腾(R)R2"处理器流水线的设计思想以及优化方案,重点介绍流水线中相关的解决方案、精确异常的实现以及流水线中指令预取级的设计与实现等.     

“龙腾R2”微处理器流水线的设计及优化

32位RISC微处理器“龙腾R2”是西北工业大学航空微电子中心2005年设计的一款自主知识产权的嵌入式微处理器。采用PowerPC体系结构，六级流水线，具有独立的数据Cache和指令Cache。文章介绍“龙腾R2”处理器流水线的设计思想以及优化方案。重点介绍流水线中相关的解决方案、精确异常的实现以及流水线中指令预取级的设计与实现等。     

“龙腾~RR2”微处理器流水线的设计及优化

32位RISC微处理器“龙腾~R R2”是西北工业大学航空微电子中心2005年设计的一款自主知识产权的嵌入式微处理器,采用PowerPC体系结构,六级流水线,具有独立的数据Cache和指令Cache。文章介绍“龙腾~R R2”处理器流水线的设计思想以及优化方案,重点介绍流水线中相关的解决方案、精确异常的实现以及流水线中指令预取级的设计与实现等。     

基于控制流的混合指令预取

取指令能力的高低对微处理器的性能有很大影响.指令预取技术能够有效地降低指令Cache的访问失效率,提高微处理器的取指令能力,进而提高微处理器的性能.本文提出了一种基于程序控制流的混合指令预取机制,它采用顺序预取和非顺序预取相结合的方式将指令提前读入指令Cache.模拟结果显示,该方法能够有效地提高指令Cache访问的命中率,并具有实现简单,无效预取率低等特点.     

基于SX微处理器的嵌入式Internet应用系统的设计

SX微处理器是美国Scenix公司新近推出的一种RISC指令微处理器。文章根据SX微处理器的结构和指令编程的特点 ,描述了基于SX微处理器的嵌入式Internet设计原理 ,并通过一个嵌入式Internet远程监视器的设计例子 ,进一步说明了应用SX微处理器进行嵌入式Internet应用系统设计的优势。     

一种基于流水线的指令Cache优化设计

在现代微处理器的设计中．Cache是整个微处理器性能的决定性因素。本文详细介绍了32位RISC微处理器“龙腾”R2中指令Cache的体系结构．着重研究了其设计和实现问题。为了提高性能,采用了预取技术和流水线技术来优化设计．仿真结果表明得到了预期的效果。     

微处理器的心脏开放式IP Core大车拼

微处理器的任务是去内存中取指令数据,然后分解指令并对指定的操作数进行处理,其能力取决于指令集的操作能力和指令的位长度。从指令组织上划分,微处理器可分为CISC和RISC架构。愈见风行的手持装置因算术逻辑运算要求比PC低,复杂程度也较小,一般多采用RISC架构的微处理器。RISC最大优点是:用小指令集、多缓存器,指令执行简单快速;且统一用单周期指令,从根本上克服了CISC指令周期数长短不一,造成偶发性不稳定,致使执行失常的问题。现今芯片设计多朝向SoC的目标努力,而微处理器正是SoC的核心,因此“嵌入式微处理器”(Embedded Mic…     

一种媒体增强的可配置RISC微处理器核设计

针对嵌入式多媒体应用，设计了一种媒体增强的可配置微处理器核RISC32。研究了媒体增强扩展．流水线控制策略，旁路技术以及异常处理等。RISC32采用参数化和模块化设计方法，具有较强的可配置性。在Xilinx X2CV3000 FPGA上通过了指令集仿真，并进行了基于RISC32的MPEG-4 AAC音频实时解码实验．表明该RISC核能够方便地应用于片上系统（SoC）。     

一种并行指令Cache的设计与实现

为提高通用微处理器的执行效率,研究了高性能指令Cache的体系结构和设计方法。设计了高速并行指令Cache的系统架构,将Cache体访问与线形地址到物理地址的地址转换并行操作,成功实现一个时钟周期内完成地址转换和指令读出的设计目标。详细设计了Cache体和TLB的逻辑结构,并对相关设计参数进行了精心规划,并在设计中采用了奇偶校验逻辑增加了芯片的可靠性。此结构应用于JX微处理器流片成功,并工作可靠正确。     

银河TS-1向量处理及其在量子计算中的应用

量子计算是近年来新出现的计算技术,具有非常好的发展前景,目前量子计算的研究大多通过在经典计算机上模拟实现.向量运算是量子计算模拟的基础,增强向量运算能力,可以提高量子计算模拟的性能和效率.本文以银河TS-1高性能嵌入式微处理器的中的向量处理技术为基础,提出了在向量微处理器上实现量子计算的基本方法,并对其进行了性能模拟,分析了微处理器向量部件设计对量子计算模拟的影响以及改进方法.     

8位RISC MCU IP核的设计

本文介绍了一种嵌入式RISCMCUIP核的具体设计。该核采用哈佛结构,单周期单指令,指令集与PIC16C57兼容,并且具有低功耗特性和LCD驱动能力。     

嵌入式Flash CISC/DSP微处理器的研究与实现

本文研究一种新的既具有微控制器功能,又有增强DSP功能的高性能微处理器的实现架构.在统一的增强CISC指令集下,我们将基于哈佛和寄存器-寄存器结构的微处理器模块和单周期乘法/累加器、桶形移位寄存器、无开销循环及跳转硬件支持模块、硬件地址产生器等DSP功能模块以及嵌入式Flash Memory和指令队列缓冲器有机的集成起来,在统一架构下通过单核实现CISC/DSP微处理器,有效地提高了处理器的性能.该微处理器采用0.35μm CMOS工艺实现,芯片面积为25mm².在80M工作频率下,动态功耗为425mW,峰值数据处理能力可达80MIPS.该处理器核可满足片上系统(SOC)对高性能处理器的需求.     

S698M SoC芯片中Cache控制器的设计与实现

高速缓冲存储器Cache在微处理器中已经成为至关重要的一部分,它的使用能有效地缓和CPO和主存之间速度匹配的问题。本文以32位S698M微处理器的高速缓冲存储器Cache为例,分析了Cache的体系结构和关键技术,阐述了S698M中Cache的基本访存过程。该芯片已采用新加坡特许半导体0.18微米CMOS工艺流片成功。     

在OpenRISC中实现CRC32并行计算

随着RISC CPU/DSP处理速度的提高,使得使用微码程序来实现原来只有用ASIC才能实现的高速通信链路上的数据适配和处理成为可能.该文介绍了一个开源的RISC处理器体系结构,并为了使之适用于通信处理,在其中增加了一个CRC32的并行计算单元,用以支持用微码指令计算CRC,并行计算宽度为32 bits.对所提的CRC32并行计算方法进行了详细阐述.     

A 32-b RISC/DSP microprocessor with reduced complexity

This paper presents a new 32-b reduced instruction set computer/digital signal processor (RISC/DSP) architecture which can be used as a general purpose microprocessor and in parallel as a 16-/32-b fixed-point DSP. This has been achieved by using RISC design principles for the implementation of DSP functionality. A DSP unit operates in parallel to an arithmetic logic unit (ALU)/barrelshifter on the same register set. This architecture provides the fast loop processing, high data throughput, and deterministic program flow absolutely necessary in DSP applications. Besides offering a basis for general purpose and DSP processing, the RISC philosophy offers a higher degree of flexibility for the implementation of DSP algorithms and achieves higher clock frequencies compared to conventional DSP architectures. The integrated DSP unit provides instruction set support for highly specialized DSP algorithms. Subword processing optimized for DSP algorithms has been implemented to provide maximum performance for 16-b data types. While creating a unified base for both application areas, we also minimized transistor count and we reduced complexity by using a short instruction pipeline. A parallelism concept based on a varying number of instruction latency cycles made superscalar instruction execution superfluous     

8位高速RISC微处理器的设计

本文按照自上而下的系统级设计思想,进行系统功能结构的划分。利用VerilogHDL进行寄存器传输级的描述,完成了与其他同类产品兼容的,具有取指、译码、执行和回写四级流水线,一条指令只用一个时钟周期(个别跳转指令例外)的RISC微处理器IP软核的设计。并通过版图设计的考虑,探讨了提高所设计微处理器的时钟速度的方法。     

A Machine State Transition Approach to Instruction Retargeting for Embedded Microprocessors

This paper presents an interesting approach to retargeting existing software at the assembly (or binary) level from one instruction set to another instruction set. The approach is based on abstracting the instruction set behaviors as symbolic transitions of the machine states. The retargeting process is modeled as a planning process, an AI technique, that finds a plan (a sequence of operations) which brings the target processor from the same initial state to the same final state as the original software does on the source processor. The approach has been successfully applied in a design project of an x86 compatible microprocessor with an embedded internal RISC core for efficient execution. The proposed approach produced optimal x86-to-RISC mapping. In addition, the approach made it easy to keep up with microarchitecture revision during the design exploration phase since the mapping table can be automatically re-generated and re-evaluated promptly, which is difficult to achieve manually.     

8位RISC微处理器核的参数化设计

文章分析了精简指令集的结构特征和嵌入式系统的应用需求，在设计出的8位RISC微处理器核的基础上，从指令集，存储空间等体系结构方面做了参数化设计和参数提取，讨论了硬件描述语言和运用于微处理器核上的程序对参数化设计的支持。参数化的设计方法增强了IP核的灵活性和可重用性，可以在大批量设计片上系统的过程中充分使用和化设计方法。     

从ARM体系看嵌入式处理器的发展

文章介绍了ARM体系的发展历史，它的指令集特点，程序模型和利用ARM体系处理器的软件开发和硬件调试过程。同时从ARM体系，我们也可以看到RISC在嵌入式处理器领域的优势所在，以及它们将来必然在SOC（系统芯片）中获得广泛应用。     

一种面向嵌入式应用的片上系统:腾跃-1

本文介绍了面向嵌入式应用的片上系统芯片:腾跃-1的设计和实现技术.该芯片包括32位嵌入式RISC微处理器内核、通用存储器控制器、LCD控制器、片上总线和各种外围设备.微处理器内核采用自主设计的指令集体系结构.该芯片已经在中芯国际0.18μm工艺上通过验证,主频300MHz@1.8V,可以应用于信息安全领域的身份认证和数据加密等应用.本文最后对芯片的进行了性能评测.