阻抗±5%公差影响因素分析与探讨

如何保证各种信号（特别是高速信号）完整性,如何保证信号传输质量,PCB板控制信号线的特征阻抗匹配成为关键,不严格的阻抗控制,将引发信号传输的失真何信号的反射,导致设计的失败,本文主要针对影响阻抗控制关键因素进行初步分析和研究,为保证信号传输的稳定性,提供控制规范和参考;为业界实现阻抗控制提供一定的参考何借鉴。     

共模抑制的渐变结构高速差分电路设计

本文构建了一种拐角分段阻抗控制的渐变结构高速电路差分线,采用了 HFSS 三维电磁仿真软件对差分信号进 行了建模分析。 对混模 S 参数的仿真分析结果表明:对比平行结构的差分信号设计方式,所提出的添加 GND 孔渐变结构 差分信号在 10 GHz 范围内差模转差模增大了 58. 7%,差模转共模减小了 38. 3%。 通过对实物测试显示:添加 GND 孔渐 变结构差分线的 Sd2d1 参数和 Sc2d1 仿真结果和实测结果具有很好的一致性,差分电路差模转共模得到了有效地抑制,对应 的差分信号传输效率得到了提升。 电场分布表明:渐变结构设计方法极大改善了差分电路转角位置电场分布,避免了差 分电路传输线间电场聚集,使差分信号共模噪声和反射损耗减小,实现了高速差分信号传输的连续性。     

高速光收发模块中差分布线过孔问题研究

为解决高速光收发模块中PCB差分布线由于过孔引起的不匹配及信号完整性问题,首先利用HFSS、Hyperlynx等软件对差分过孔进行了建模研究和分析。在此基础上提出了通过差分补偿和增加接地过孔的方法,可以实现差分线匹配,从而改善信号完整性。随后,通过HFSS仿真分别对两种方法在传输损耗和反射上的表现进行了验证,并分析、比较了两种方法的特点。最后,进行了2.5G光模块测试,测试结果证明了改进方法的有效性。     

PCB板级双绞互连结构减小感性和容性串扰噪声

非屏蔽双绞线已经被广泛的运用于网络的互联中,双绞的结构能够提高对串扰和辐射发射的抵抗能力。在高速数字电路的PCB板上差分信号变得越来越多。随着上升时间的加快,差分信号的信号完整性问题变得越来越重要。最近,一种新的双绞差分传输线被引入到布线中。文章通过理论和仿真分析了这种双绞差分线结构如何减小串扰和辐射发射。     

高速BGA封装与PCB差分互连结构的设计与优化

随着电子系统通信速率的不断提升,BGA封装与PCB互连区域的信号完整性问题越来越突出。针对高速BGA封装与PCB差分互连结构进行设计与优化,着重分析封装与PCB互连区域差分布线方式,信号布局方式,信号孔/地孔比,布线层与过孔残桩这四个方面对高速差分信号传输性能和串扰的具体影响。利用全波电磁场仿真软件CST建立3D仿真模型,最后时频域仿真验证了所述的优化方法能够有效改善高速差分信号传输性能,减小信号间串扰,实现更好的信号隔离。     

FC-CBGA封装中高速差分信号过孔的设计与优化

对FC-CBGA封装中高速差分信号过孔的设计与优化问题进行研究,分析了采用堆叠孔、增加地回流孔和增大过孔反焊盘尺寸这三种优化方法对减小电容和电感不连续性,以提高过孔电性能的具体影响.时频域仿真验证了所述优化方法能够有效降低高速差分信号插入损耗及回波损耗,提高信号过孔阻抗,改善高速差分信号传输性能.     

电路板与模块

ICS差分数据采集卡Interactive　Circuits　&　Systems公司(ICS)推出ICS-645C。作为ICS-645　ADC板卡的系列产品之一,ICS-645C是一种差分输入的高速PCI总线数据采集板卡,为高频声纳和高速测试与测量应用而设计。ICS-645C的功能特性包括:板上前端信号调节功能(可以保证所实现的产品具有更好的可移植性),保证应用灵活性的高阻抗差分输入,保证高速输出的FPDP　II(Front　Panel　Data　Port)。该器件提供了多达32路的通道,采样速率高达2.5MHz/ 通道,还包括了一个具有DMA 能力的PCI 接口以及一路400Mbytes/s　的FPDP　II接…     

高速电路中的信号完整性及仿真

为在高速数字系统设计中,随着数字电路工作频率的提高,信号完整性问题变得无处不在,对电路稳定性影响巨大。针对高速PCB设计要求讨论了设计中涉及的延迟、反射、串扰等信号完整性问题,分析了各种破坏信号完整性的原因,并提供了改善信号完整性的对策。通过采用Cadence/SpecctraQuest仿真工具对一ARM9核心板电路板中的高速SDRAM时钟信号线的布局布线后的仿真,给处了由于没有阻抗不匹配造成设计失败的实例,重点分析了高速电路板中存在的阻抗匹配问题,并给出了利用Cadence/SpecctraQuest解决信号完整性问题办法。     

100G以上骨干网用高速PCB孔损耗技术研究

在发送端,100G信号被分为10路或4路高速信号,加上OTN和FEC开销,每路信号为10G+bit/s或更高的25G+bit/s,体现在印制电路板上则为单对差分阻抗线实现10G+bit/s、25G+bit/s的传输速率。文章主要从减少孔损耗的角度分析了实现了单PCB走线速率100Gbit/s,突破了背钻技术、跳孔技术,有效保证了100G以上骨干网高速印制电路板的技术实现。     

使用双绞差分结构减小印刷电路板上的串扰和辐射发射

随着发展的需要,高速数字电路PCB板上信号速度越来越快,由于差分信号有较强的抗干扰能力,因此用的得越来越普遍。但是,随着上升时间的进一步减小,差分信号的信号完整性问题也变得越来越重要。由于双绞的结构在一定程度上使得干扰相互抵消,从而提高系统对串扰和辐射发射的抵抗能力,因此,近两年来有一种新的双绞差分传输线被引入到布线中。本文从理论上分析了双绞差分线结构减小串扰和辐射发射的机理,并且通过建模仿真验证了其正确性．     

高速电路设计中信号完整性的反射分析

针对高速电路设计中信号完整性的问题,文中通过对高速电路中传输线等效电路的分析,从理论及计算角度给出了信号反射现象的形成原因。介绍了两类常用的抑制反射的端接方案, 阐述了6种阻抗端接匹配方法消除反射的原理。通过Cadence公司的SpecctraQuest仿真工具对点对点信号传输网络进行了反射仿真,给出了在不同阻抗匹配方式下的仿真测试结果。结果表明,适当的阻抗匹配方式可以改善信号传输的反射现象。     

多通道高速ADC电路PCB设计技术浅谈

ADC是将模拟信号转换为数字信号的芯片,它在电路系统中的作用决定了它必然和其它大量数字电路一起使用,所以在其PCB设计中除了需要考虑一般PCB设计中要注意的问题之外,还要在多方面引起特别注意,尤其是在高速应用中。本文就针对多通道高速ADC电路设计的特点,以E2V公司的EV10AQ190芯片为例,重点讨论了包含多通道高速ADC的硬件电路设计中印刷电路板布局时所必须引起注意的问题,包括数字地和模拟地。数字电源和模拟电源的处理,ADC输入信号的隔离问题,采样时钟的处理和输出信号的阻抗匹配等问题。     

基于PADS2004的高速PCB设计

在高速印刷电路板设计过程中,仅依靠个人经验布线,往往存在巨大的局限性,因而高速电路设计的仿真显示出越来越重要的地位。借助仿真软件,通过对高速信号线进行布局布线前仿真和布局布线后仿真,可以发现和解决信号完整性、串扰、EMC等问题。本文主要介绍了使用PADS2004/hyperLynx软件进行印刷电路板的仿真,通过对高速数字电路中的阻抗匹配、传输线长度及EMC问题的仿真,根据仿真结果分析给出了相应解决办法。文章还对高速电路设计中电源层分配、时钟设计进行了讨论。     

印制电路板微电阻及特性阻抗的精度控制

为调节延时、满足系统时序设计要求,印制电路板一般设计有长度相对较长的蛇形走线,并精确地规定了印制导线的允许电阻;同时,随着电路信号传输高速化的迅速发展,要求PCB在高速信号传输中保持信号稳定的要求日趋严格;这就要求所使用PCB的倍号线的微电阻及特性阻抗控制精度化的提高。这种更为严格的精确化控制是对PCB厂的极大挑战,为此,文章针对如何精确控制印制电路微电阻及特性阻抗方面进行了探讨,希望能对PCB制造业同行有所帮助。     

利用软件仿真方法研究信号完整性问题

通过软件仿真的方法研究了信号完整性问题中的信号反射和阻抗匹配。给出了一种利用仿真估计电路临界频率和电缆(传输线)特性阻抗的方法。     

利用软件仿真的方法研究信号完整性问题

本文通过软件仿真的方法研究了信号完整性问题中的信号反射和阻抗匹配.给出了一种利用仿真估计电路临界频率和电缆(传输线)特性阻抗的方法.     

A 90-nm FPGA I/O buffer design with 1.6-Gb/s data rate for source-synchronous system and 300-MHz clock rate for external memory interface

As FPGAs integrate into high-speed systems, performance and signal integrity become more important in I/O design. This paper describes the development of an FPGA design to support 1.6 Gb/s differential source-synchronous standards and 300 MHz external memory interfaces. Speed and performance were achieved using circuits such as differential level-shifters with voltage and temperature compensated current sources, on-chip decoupling capacitors, and floating-well output buffers. Programmable drive strength, output impedance matching, hot-socketing compliance, and 3.3-V voltage tolerance are features of the I/O buffer. In addition, DLLs and programmable phase-offset circuits were used to obtain precise timing control. The chip was manufactured on a 90-nm CMOS process.     

Design of broadband class-F power amplifier for multiband LTE handsets applications

A broadband class-F power amplifier for multiband LTE handsets applications is developed across 2.3-2.7 GHz. The power amplifier maintains constant fundamental impedance at the output matching circuit which is operating for broadband. The nearly zero of second harmonic impedance and nearly infinity of third harmonic impedance are found for highly efficient class-F PA. The harmonic control circuits are immersed into the broadband output matching for fundamental frequency. For demonstration, the PA is implemented in InGaP/GaAs HBT process, and tested across the frequency range of 2.3-2.7 GHz using a long-term evolution signal. The presented PA delivers good performance of high efficiency and high linearity, which shows that the broadband class-F PA supports the multiband LTE handsets applications.     

宇航用千兆LVDS传输线等长试验研究

LVDS(低压差分信号)技术广泛地应用于对低抖动、信号完整性和共模特性要求较高的系统中。为了确保LVDS信号传输的完整性,对宇航用千兆LVDS传输线(差分线对两绝缘线)等长与否对所传输信号的衰减以及对内延时差的影响进行了试验研究。研究结果发现:两差分传输线非等长是宇航用千兆LVDS传输线中差分信号传输质量下降的主要原因之一,而控制等长的重要工序为对绞,控制手段为张力一致;在传输2Gb/s LVDS信号时,宇航用千兆LVDS传输线中两差分传输线的长度偏差应小于1.6mm。