基于H.264帧间预测解码的研究及高效VLSI实现

在深入研究H.264帧间预测技术的基础上,采用三级流水线实现帧间预测解码的VLSI设计,并详细介绍了基于宏块分割的变块自适应循环控制单元,针对存储器的读写问题提出了一种交织存取方式,针对分像素插值提出了一种基于H.264标准的插值运算电路。通过仿真及在H.264解码器中的实际应用和测试,证明该设计工作稳定,能够满足H.264标准基本框架下4CIF格式图片30fps(帧/秒)实时解码的要求。     

基于协处理器的H .264解码器SOC架构及设计

描述了一种H.264解码器SOC系统架构和实现。该SOC系统采用基于协处理器的软硬件划分方式,通过分析H.264解码过程中的各运算环节,设计了相应协处理器的硬件运算单元及软件指令,在满足一定性能的条件下,具有很高的灵活性,便于系统的后续升级和扩展。验证结果表明该SOC系统将解码时间提高了约75%以上,有效的加速了解码器的运行速度。     

H.264并行解码的设计与实现

视频解码应用对硬件要求很高,随着多核处理器的普及.把解码应用在多核环境下并行以提高性能成为了一种有效的方式.文章根据H.264视频压缩标准的算法特点,分析了宏块间的数据依赖关系,设计并行流程,实现了宏块组级别的并行解码.实验结果表明,并行解码在多处理器环境下显著的提高了H.264解码性能.     

H.264及AVS双模视频解码器中帧内预测的硬件设计与实现

根据H.264/AVC及AVS的特点,设计出一种适合于帧内预测解码的硬件实现方式,并根据H.264和AVS帧内预测运算上的相似性提出了基于可重构的并行结构,有利于提高解码速度,并将该结构配合其他设计好的解码器模块,在FPGA上实现了高准清晰度的H.264及AVS视频的实时解码。     

H.264/AVC解码芯片验证系统及验证策略

H.264/AVC视频编码标准是目前应用广泛的视频压缩标准,具有压缩比高、算法复杂等特点,给视频解码系统的设计和验证带来了挑战。文中基于一款H.264/AVC解码芯片架构,针对H.264/AVC视频解码系统的复杂性,构建了验证系统,提出多形式、分层次的验证策略,在解码芯片设计实现的各个阶段实施验证。根据RTL虚拟仿真、FPGA原型和后仿真等验证手段的特点,分别规划不同阶段的测试激励,形成基于H.264/AVC解码芯片的验证项策划,对类似H.264/AVC解码器的验证工作具有一定的帮助。     

x264解码器的设计与实现

x264是基于H.264的免费开源的实用性视频编码参考软件,但其设计者没有给出相应的解码器,本文在软件平台上设计并实现了可以用于实时解码的x264解码器,经测试,解码速度可以达到H.264参考软件JM96解码器的6-10倍,满足了x264的实时解码需求.     

基于IE浏览器H.264视频播放插件的实现

为了节省网络带宽和系统资源占用,提高多媒体视频编码效率和抗干扰能力,提出了基于H.264/Avc视频编解码标准的流媒体播放插件框架。并采用ActiveX控件技术,多线程通信和高效的数据传递机制,实现了RTP接收线程、H.264解码线程和视频渲染线程之间的通信。此插件可以接收来自网络经H.264标准压缩的RTP流,通过对媒体流的接收,解码,渲染,实现H.264媒体流在的IE浏览器下的播放。     

基于ARM9的H.264视频实时解码器研究与实现

通过分析JM H.264 Baseline Profile软件解码器的框架结构,根据影响解码速度的瓶颈,详细阐述了针对ARM9嵌入式平台上H.264视频实时解码算法的一整套优化方案;优化后,JM解码性能大大提高;最后结合ARM9的Friendly ARM mini2440开发平台,绐出了嵌入式H.264视频实时解码器的系统实现;实验结果表明,该解码器基本满足在嵌入式Linux平台下对qcif格式视频实时解码的需求.     

AVS及H.264双模可变长解码器设计

为使视频解码芯片能同时兼容AVS及H.264这2种视频编码标准,设计一种双模可变长解码器。该设计复用码流缓冲移位和指数哥伦布解码模块,采用组合逻辑电路查找码表,对AVS和H.264码表进行优化与重组。在ModelSim环境下完成仿真测试,并通过FPGA芯片进行综合验证。结果表明,该设计能有效支持AVS和H.264 2种标准,减小电路资源消耗和面积,并提高查找表的查找效率。     

H.264/AVC中CAVLC解码器IP核的设计

CAVLC（Context-Adaptive Variable Length Coding,基于上下文的变长变码）是H.264/AVC的熵解码模块,其性能优劣直接影响H.264/AVC 解码器的性能。在现有的CAVLC解码器基础上,提出了一种基于FPGA的CAVLC解码器的体系结构,采用分散控制的策略,简化了设计,对CAVLC的部分解码模块作了改进,并设计了并行化寄存器组,适于后续快速反量化反变换模块的设计。通过在Altera公司的QuartusII5.0进行综合并在ModelSim6.1下进行时序仿真可知,该设计至少能够满足H.264标准BaseLine档次、级数（Level）3.0的要求。     

CAVLC解码的一种有效方法

已有的CAVLC解码方法包括二叉树解码方法、全码表解码方法和Hashem ian解码方法等,但是这些解码方法都只关注解码性能的一个方面:解码速度或存储空间,因而无法有效地提高整体性能。针对这一问题提出了一种快速的解码方法。该方法通过自动码表分配技术和码表地址转移技术来提高限定存储空间条件下的解码速度。实验结果表明,使用相同的存储空间,该方法的速度是传统解码方法的1.5倍,更加适用于H.264标准。     

基于H.264的多视点立体视频解码器优化算法研究*

与平面(单视点)视频相比,多视点立体视频的数据量成倍地增加,对解码速度以及播放的流畅性影响很大,成为限制其广泛应用的重要因素之一。为了提高多视点立体视频的解码速度,基于H.264/MVC标准,根据码字前缀的特点,将原有码表划分为若干区域,精确了查表范围,优化了熵解码中CAVLC的查表过程,并将优化后的解码器移植到播放器中。实验结果表明,提出的优化算法使查表部分的速度提高70%左右,整体解码时间提高了5.9%。最终达到了一定的解码优化效果,并实现了播放器对264格式8视点立体视频文件的解码及播放功能。     

H.264解码中反变换的硬件实现及仿真

新一代视频编码标准H．264为了提高编码效率而采用了一系列新技术,而新技术的使用也极大增加了算法的复杂度。针对目前视频解码时采用软件方法对CPU资源占有率过高的问题,提出了一种用硬件＋微代码的方式实现解码中整数IDCT变换的设计方案。对设计结果,进行了功能和时序的仿真,证明了设计方案的正确性及可行性。在硬件主频大于150MHz时,完全可以对视频进行实时解码。从而提供了一套可供参考的对视频解码算法进行优化及仿真验证的方法。     

CAVLC编码算法及高速熵编码器的FPGA实现

H.264视频编码标准在基本档次和扩展档次采用基于上下文的自适应可变长编码(CAVLC)熵编码方法,但标准并未明确规定CAVLC的具体编码方法。从CAVLC的解码原理出发,详细分析H.264视频编码标准中的CAVLC编码算法,提出一种应用于H.264/AVC标准的高速CAVLC编码器方案,设计中综合采用了多时钟域处理技术与并行处理技术,提高了系统的处理性能;通过算术运算替换部分静态码表,降低系统对存储资源的消耗。给出了各个功能模块的详细设计原理与FPGA硬件实现方法。FPGA实验验证表明,该方案编码系统时钟可达107.97MHz,编码时延小于36个时钟周期,能满足对高清、实时应用的编码要求。     

H.264中CAVLC解码的高效算法

深入分析了H.264标准中CAVLC编解码方法,在此基础上针对参考实现中的遍历查找算法搜索效率不高的问题,引入了子表法和二叉树-子表混合法两种算法来提高解码效率。子表法是将码表分成若干张子表,再在子表中进行搜索;二叉树-子表法结合子表划分,在子表内部采用基于二叉树的形式解码。实验结果表明,在内存增加不多的情况下,这两种算法比参考实现原有算法的搜索速度分别提高了1.7倍和3倍。     

资源优化的H.264 FRExt解码

针对H.264 FRExt会大幅增加解码器对内存和计算资源消耗的问题,提出一种动态分数像素插值法,用以优化H.264 FRExt解码所需的存储和计算资源。该方法突破了H.264 FRExt定义中分数点必须按1/2像素到1/4像素分层计算的限制,直接计算运动补偿所需的分数像素,通过误差消除方法保证计算结果与标准完全一致。实验结果证明,该方法可以较大地节省内存,避免对冗余分数点的计算,加快解码速度。     

Customizing short-length LT codes with evolution strategies for video streaming protection

Designing short-length Luby Transform (SLLT) codes to best protect video streaming and multicasting over lossy communication remains largely an empirical exercise. In this paper, we present a systematic approach to customize the decoding performance of these codes so that the protected video bitstreams may have the best playback quality over a wide range of channel loss rates. Our approach begins with the proposal of a new SLLT decoding performance model based on three parameters: decoding overhead, symbol decoding failure rate and tail probability of symbol decoding failure rate. We then formulate the design of SLLT codes as a multi-objective optimization problem, specify the design objectives in terms of goal program, and search for the most suitable codes using an augmented weighted Tchebycheff method implemented with the Covariance Matrix Adaptation Evolution Strategy (CMA-ES). Two design examples are provided to illustrate the effectiveness of our approach: (1) an SLLT post-code of a short-length raptor code that provides erasure protection to H.264 AVC bitstreams, and (2) an SLLT post-code of a rateless UEP code that supports graceful degradation of H.264 SVC playback quality. Empirical results demonstrate that the proposed method is capable of producing SLLT codes with customized decoding performance, whereas, the customized codes enable the playback pictures to attain significantly higher PSNR values at different stages of the decoding process than the pictures recovered under the protection of conventionally optimized codes.     

H.264熵解码器的研究与实现

在H.264/AVC标准中,基于上下文的自适应可变长编码(CAVLC)解码算法的复杂度较高。为此,提出一种基于熵解码算法的新型熵解码器,在对视频压缩码流实现熵解码的过程中,引入并行处理方式,并改进二叉树法。通过采用QuartusⅡ7.2版环境波形仿真和FPGA硬件实现方法进行实验,结果表明该熵解码器在硬件资源节省和解码速度方面具有较好的性能。     

基于Trimedia DSP的H.264解码算法优化

H.264是最新的视频编码标准,具有非常优良的编码性能,但它的算法复杂度也很高,很难满足实时应用的需要。论文详细分析了影响H.264解码速度的因素,提出了基于TrimediaDSP平台的优化方案。该方案通过缩减不必要的判断、避免频繁的内存访问、优化内存的分配与使用、合理使用循环展开以及采用DSP专用指令等方法来提高H.264解码算法的运算速度。测试结果表明:优化后的代码运行速度平均提高了8倍,在主频为200MHz的TrimediaDSP上能实时解码CIF格式的H.264基本码流。