一款面向高性能SOC应用的高精度全数字锁相环设计

锁相环（PLL）是高性能SOC中必不可少的器件,为芯片提供系统时钟。提出了一款面向高性能SOC应用的高精度全数字锁相环结构,并采用了全新的高精度时间数字转换器(TDC)结构提高鉴相精度,降低TDC的相位噪声,改善了锁相环抖动性能。在先进工艺下完全采用数字标准单元实现了此全数字锁相环系统,解决了模拟电路中无源器件面积过大、抗噪声能力不强以及工艺移植性差等瓶颈问题。该系统最高频率可达到2.6 GHz,抖动性能小于2 ps。     

应用于USB全速设备中的锁相环设计

针对USB全速设备中通常需要外接晶振来为芯片提供时钟这一问题,提出了一种适用于USB全速设备的低功耗锁相环的实现方法.根据USB全速设备中的数据传输速率,该锁相环设计在标准电荷泵锁相环的结构上增加了时钟信息提取单元和低功耗控制模块,采用了改进的鉴频鉴相器和和差分型压控振荡器实现,并在0.35μm标准工艺下完成了锁相环版图.实验结果验证了该锁相环电路性能,结果满足USB协议要求.     

全数字低频锁相环的研究与应用

采用嵌入式微机检测与控制技术开发了一种新型的低频锁相环控制系统;鉴相器采用时间数字转换器设计,克服了传统鉴相器存在鉴相死区的缺点;由于采用阻容式低频信号滤波器设计难度较大,采用计算机软件算术平均和滑动平均值滤波方案,解决了低频鉴相环路滤波器设计难题;该锁相环在GPS驯服晶振课题中应用,有效克服了GPS秒脉冲抖动噪声,结果表明,该锁相环结构简洁,控制参数调节方便,锁定后晶振频率准确度优于5E-11.     

一种全数字锁相环的设计与应用

介绍一种采用FPGA设计实现的ADPLL的结构及特点,并用该锁相环产生SDH设备的外同步时钟。由于该锁相环的负反馈时钟采用了初始受控分频设计、并采用了合理的环路滤波算法,该ADPLL同传统的数字锁相环(DPLL)一样,在参考源切换过程中输出时钟平滑稳定;同时也和传统的模拟锁相环(APLL)一样,在锁定状态下有稳态相差。对输出时钟的测试表明,该ADPLL产生的SDH外同步输出时钟满足系统的应用要求。     

基于数字锁相环的晶振频率同步模块设计

为满足现代通信技术、雷达技术、电子测量以及光电应用领域对高稳定度高准确度时钟的要求,设计了一种基于数字锁相环的晶振同步系统.系统以基于FPGA数字延迟线的高分辨率鉴频鉴相器以及在MicroBlaze核中实现的卡尔曼数字环路滤波器为核心,通过16 bit DAC微调本地晶振振荡频率,使其同步于GPS秒脉冲,从而获得了高准...     

基于多中继散射组网的时钟恢复方案

由于目前存在的准同步时钟恢复方案不能够满足多中继散射通信的抖动指标,所以提出一种在多中继的散射信道中的低抖动时钟恢复方案。该方案由一个数字锁相环和一个模拟锁相环共同实现,即双环提取方案。数字锁相环主要是利用定时误差恢复出一个存在抖动的时钟,再由模拟锁相环对恢复出的抖动时钟进一步提纯。传统时钟恢复方案的误差为输入码率下的一比特时长,该新型方案将提高误差精度,从而大大降低在多中继传输中的时钟抖动,这将是散射通信组网的关键技术。     

FPGA时钟分配网络设计技术

本文阐述了用于FPGA的可优化时钟分配网络功耗与面积的时钟布线结构模型.并在时钟分配网络中引入数字延迟锁相环减少时钟偏差,探讨了FPGA时钟网络中锁相环的实现方案.     

数字锁相环的优化设计与应用

为了提高数字锁相环的工作频率、改善环路性能,提出了提高环路的优化设计方法,给出了数字锁相环（DPLL）的工作原理,通过对数字锁相环电路的设计分析,详细论述了利用数字微分将锁相环的鉴相器和环路滤波器完全数字化的电路设计方法,仿真结果表明：环路的工作频率由原来的几百kHz提高到几MHz,目前该数字锁相环已成功地应用于某测控系统中,应用结果证实：该数字锁相环具有工作频率高、捕获时间及精度可调、接口简单、通用性好等特点,可推广应用于远程测量与控制系统中.     

基于互感器的数字锁相环设计

针对传统锁相环精度差、速度慢等问题,利用互感器实现了一种基于预测电流无差拍方法的改进功率解耦控制的数字锁相环,很好地解决三相逆变器在并网运行时锁相问题。仿真分析和实验结果表明,该数字锁相环在电网频率发生变化时,能快速准确跟踪上电网电压相位,证实此方法在逆变器并网锁相时具有良好的效果。     

32位RISC微处理器内部时钟电路的设计

本文介绍了一种用于32位超标量RISC微处理器(SM603e)内部时钟产生器的锁相环电路。该锁相环的锁定时间低于15us，功耗小于10mW。文中主要讨论了鉴频鉴相器、电荷泵、滤波器以及压控振荡器的电路实现方案并且给出了部分仿真波形。锁相环支持内外时钟频率比是：1、1．5、2、2．5、3、3．5、4，而且支持多种静态功耗管理下的掉电功能。     

基于TSDPLL的时钟漂移补偿算法容错研究*

提出集成TSDPLL对系统节点本地时钟计时频率漂移进行有效补偿的时钟同步方法,大大提高了应用网络时间同步技术（如NTP、PTP等）的同步精度。为确保TSDPLL能在网络出现拥塞的情况下仍然正常工作,通过分析收敛函数基本特征,提出基于收敛函数的容错方案。仿真实验结果表明,该方案算法简单、容错效果明显,是基于DPLL时钟漂移补偿算法不可或缺的关键组成部分。     

嵌入式自动变模控制的快速全数字锁相环

对如何提高嵌入式全数字锁相环的锁定速度进行了研究。应用MATLAB分析了影响锁相环快速锁定的主要因素。提出了一种具有高精度自动变模控制的快速全数字锁相环。它能够根据量化相位误差的大小，自动调节数字环路滤波器的模值，避免了环路在捕捉过程中出现连续的同向相位调整，减少了因相位超调所产生的振荡，从而提高了控制精度，进一步加快了锁定速度。经计算机仿真和硬件试验证实，该锁相环既可大大缩短捕捉时间，又能够大幅减少噪声对环路的干扰。     

智能模值控制的数字锁相环的FPGA设计与分析

锁相环器件的数字集成化,使得全数字锁相环在数字通信中得到了极为广泛的应用;传统的K模计数器构成的数字锁相环虽然实现简单,但无法同时顾及到环路锁定时间和相位抖动噪声,因此设计了一种基于FPGA的智能控制K模计数器模值的数字锁相环;该设计能够在环路工作的不同阶段自动调整K模计数器的模值大小,从而实现了在缩短环路锁定时间的同时减小相位噪声误差;实际应用结果表明,该设计在低频段的频率跟踪应用中,系统的捕获时间有明显的缩短,相位抖动噪声也得到良好的控制。     

基于时钟相位补偿的同步触发信号产生技术

触发信号时间抖动和延时调节分辨率是同步系统的重要参数,提出一种同步触发信号产生技术,通过测量基准触发信号与系统时钟信号间的相位差,对系统时钟相位进行补偿,减小同步触发信号与基准触发信号间的时间抖动,同时利用计数器结合可编程数字延时方案,提高同步触发信号延时调节分辨率,实现了20通道的同步触发信号输出。实验结果表明,输出的同步触发信号与输入的基准触发信号的时间抖动峰峰值小于500ps,延时调节分辨率达到250ps,满足需要精密时序控制的系统对同步触发信号的要求。     

数字锁相环在电力系统谐波检测中的应用

分析了非同步采样对谐波测量精度的影响,提出采用数字锁相环来同步被测信号的方法。数字锁相环电路采用VHDL语言和可编程逻辑器件设计实现,并用MAX+plusⅡ软件进行仿真。仿真和测试结果表明,所设计的数字锁相环可以很好地跟踪被测信号,如果模值K设为1,当跟踪至180ms时,频率误差仅为0.01Hz。     

基于FPGA的RFID数字接收机的设计

提出了一种全新的射频识别(RFID)数字接收机的实现方案。针对RFID系统实时性的要求，该设计采用简化的相关算法取代数字锁相环结构，快速准确地捕获频率范围在31.2kHz~780.8kHz内的突发信号，并实现接收数据解码。与采用过零检测方案的数字接收机相比，本设计具有更强的抗干扰能力。该数字接收机在Altera Stratix II EP2S60上验证通过，取得了良好的性能。     

基于DPLL的混合遗传算法求解SAT问题

基于"聚类排序选择"优化遗传算法求解SAT问题时,引入交叉算子和变异算子,并根据适应度函数及问题本身特性,调节阈值δ,生成新的种群聚类。这种遗传算法有效地抑制了算法的延迟收敛,从而保证了为可满足性公式能够快速找到一个可满足性指派。同时,在遗传算法中引入了DPLL算法,对部分变元进行消解,提高了算法的求解效率。相关的实验数据表明,本算法的性能明显优于同类算法。     

Restarts and exponential acceleration of the Davis-Putnam-Loveland-Logemann algorithm: A large deviation analysis of the generalized unit clause heuristic for random 3-SAT

An analysis of the hardness of resolution of random 3-SAT instances using the Davis-Putnam-Loveland-Logemann (DPLL) algorithm slightly below threshold is presented. While finding a solution for such instances demands exponential effort with high probability, we show that an exponentially small fraction of resolutions require a computation scaling linearly in the size of the instance only. We compute analytically this exponentially small probability of easy resolutions from a large deviation analysis of DPLL with the Generalized Unit Clause search heuristic, and show that the corresponding exponent is smaller (in absolute value) than the growth exponent of the typical resolution time. Our study therefore gives some quantitative basis to heuristic restart solving procedures, and suggests a natural cut-off cost (the size of the instance) for the restart.     

一种变步长LMS算法在远程水声通信中的研究应用

在远距离水声通信中,信道时变多径干扰严重,相位波动大,信噪比低;采用传统的固定步长自适应算法的通信系统性能不稳定;为了更好地解决这一问题,提出了自适应变步长判决反馈均衡器联合二阶锁相环的自适应LMS算法;利用32kHz的采样频率信号进行采样,并进行能量归一化处理,随后,进行相干解调和低通滤波,对信号进行抽样;对比分析了两种不同的接收机,试验结果表明文中提出的算法优于传统的固步长LMS算法,并且在远距离水声通信中是可行的。