数字时钟锁相环的设计与实现

数字锁相环电路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。在高密度可编程逻辑器件（FPGA）中,根据实际要求,设计FPGA专用数字锁相环电路,可充分利用器件资源,同时把一些相关的数字电路组合在一起,不仅提高了系统的集成度和可靠性,降低了功耗,降低了成本,而且可以使电路性能得到明显改善。     

采用FPGA设计SDH设备时钟

介绍了一种采用FPGA设计的SDH设备时钟的构成及设计原理;并给出了相关的测试结果;测试结果表明该SDH设备时钟完全满足ITU-TG.813建议规范的各项时钟指标要求。     

一种用于SDH光纤传输系统设备时钟的数字式锁相环

介绍一种用于SDH光纤传输系统设备时钟的数字式锁相环的构成及设计原理,并给出了有关的测试结果,测试结果表明该锁相环具有很好的跟踪特性.     

基于FPGA的数字锁相环设计

介绍了一种应用VHDL语言设计数字锁相环的设计方法,阐明其基本工作原理和设计思想,给出了系统主要模块的设计过程和仿真结果;用可编程逻辑器件FPGA予以实现。该方案提高了DPLL的快速锁定性能,同时保证了锁定精度。     

一款面向高性能SOC应用的高精度全数字锁相环设计

锁相环（PLL）是高性能SOC中必不可少的器件,为芯片提供系统时钟。提出了一款面向高性能SOC应用的高精度全数字锁相环结构,并采用了全新的高精度时间数字转换器(TDC)结构提高鉴相精度,降低TDC的相位噪声,改善了锁相环抖动性能。在先进工艺下完全采用数字标准单元实现了此全数字锁相环系统,解决了模拟电路中无源器件面积过大、抗噪声能力不强以及工艺移植性差等瓶颈问题。该系统最高频率可达到2.6 GHz,抖动性能小于2 ps。     

面向全数字锁相环应用的时间数字转换器

时间数字转换器TDC是全数字锁相环ADPLL相位捕获的重要部件。以TDC分辨率的提升为主线,讨论了计数器型、门延迟和亚门延迟型三类全数字TDC的基本结构,从提高分辨率、增加动态范围、减小非线性误差等技术点对比阐述各自的优势,并对TDC技术在全数字锁相环中的应用前景以及未来研究重点进行了简要分析。     

USB通信中数字锁相环的设计实现

介绍了在USB数据通信中，串行接口引擎数据采样功能模块的设计实现。说明了数字锁相环对12Mbit／s数据流进行采样的工作原理和相位偏移、频率偏移消除方法。还说明了该数字锁相环的效率和出错概率。     

数字锁相环的设计与分析

本文针对数字信号提出的一种新型的同步方法,该方法巧妙应用了数字锁相环技术。本文论述了该同步实现方法的结构以及测试结果。     

实现SDH E1支路输出口全数字锁相环的新方法

提出了一种特殊的计数器,并基于此建立起新型的、具有极窄带宽的全数字锁相环电路,该电路用于SDH系统中E1支路信号时钟的恢复。通过建立相位传递数学模型,分析了该锁相环的性能指标。硬件实验验证了理论分析结论,实测所得的输出抖动满足ITU-T相关建议的要求。     

IR-UWB定位系统中的数字锁相环接收机设计与实现

在分析了以往的脉冲超宽带(IR-UWB)室内定位系统接收检测技术的基础上,提出利用数字锁相环接收机来准确估计UWB脉冲信号到达时间(TOA),完成室内环境精确测距和定位功能。通过仿真和测试论证了方案的可行性,最后在6m×6m室内空间中实现了系统对标签的定位功能,输出抖动在2ns以内,获得了良好的效果。     

数字锁相环的优化设计与应用

为了提高数字锁相环的工作频率、改善环路性能,提出了提高环路的优化设计方法,给出了数字锁相环（DPLL）的工作原理,通过对数字锁相环电路的设计分析,详细论述了利用数字微分将锁相环的鉴相器和环路滤波器完全数字化的电路设计方法,仿真结果表明：环路的工作频率由原来的几百kHz提高到几MHz,目前该数字锁相环已成功地应用于某测控系统中,应用结果证实：该数字锁相环具有工作频率高、捕获时间及精度可调、接口简单、通用性好等特点,可推广应用于远程测量与控制系统中.     

锁相环解调信号的仿真分析

在信号解调中,使用锁相环可取得较好的解调信号。以调频波和调幅波为例,通过用MATLAB 编程与Simulink 现有组件两种方法对载波同步进行建模与仿真,并详细给出仿真设计原理以及合理选择仿真参数的方法。最后,对仿真 结果进行深入分析,并比较两种方法的可行性与优缺点。     

锁相环技术在恒压供水同步切换中的应用

变频调速恒压供水已得到广泛应用,但变频转工频切换时产生的大电流将导致切换不成功,损坏电机或变频器。介绍了锁相环的结构及工作原理,分析了采用CD4046的锁相环实现水泵电机安全、平稳、可靠的切换控制技术。     

基于FPGA的自动变模控制感应加热电源全数字锁相环研究

针对感应加热电源频率跟踪设计中传统锁相环电路设计复杂、跟踪速度慢、锁相频带窄、单独模块设计修改繁琐等问题,提出一种基于FPGA的自动变模控制感应加热电源全数字锁相环,即拓展锁相环中心频率频带和采用变模控制实现快速频率跟踪.应用SOC技术完成系统设计,并进行典型频带的计算机仿真.仿真结果证实了该设计具有宽范围的锁相能力及快速精确的频率跟踪性能,满足感应加热电源对负载频率变化的快速跟踪要求.     

锁相环电机转速控制系统的研究

分析了锁相环路直流电机转速控制方案 ,给出了电机与光电耦合器在锁相环路中的组合模型。根据此组合模型设计了锁相环路结构 ,并对锁相直流电机控制系统进行了测试 ,结果表明在 5 0～ 2 4 0 0Hz范围内可进行精确的线性控制。     

改进的数字Costas环设计与实现

为解决传统Costas环在多路载波提取中占用资源量大以及在数字下变频中消耗现场可编程门阵列资源过多的问题,提出一种采用逻辑控制模块代替直接数字合成器模块的方法,设计并实现数字Costas环路.该方法适用于阵列雷达信号等多路载波信号处理,能够实现环路载波的快速提取,节约25％的硬件资源.     

基于FPGA的数字锁相环的研究与实现

介绍了当前广泛应用的数字锁相环的原理和基于FPGA的设计方法。针对在数字锁相环应用中,当滤波器K值较小时存在的相位抖动问题,提出了一种锁定检测模块的设计,通过仿真验证,该设计能够有效地抑制锁定状态下的相位抖动。     

四阶锁相频率合成器的环路参数设计及仿真

采用三阶环路滤波器的四阶频率合成器比三阶频率合成器能够更好的改善频率合成器的频谱杂散性能,但增加的极点会使得环路滤波器中电阻电容值的优化设计更为复杂.通过对系统的相位裕度、环路带宽、零极点频率等环路参数之间的关系,提出了一种无源环路滤波器优化设计的估算方法,并给出仿真流程.方法从相位裕度和环路带宽出发,通过指定零点和第二个非零极点所需要提供的参考毛刺的衰减程度来得出环路滤波器的各个原件值,简化了优化计算过程.     

一种基于锁相环同步的高精度数字晶闸管触发器

介绍一种高精度数学晶闸管触发器，它基于锁相环同步，适用于双反星形整流电路，并已成功地应用于晶闸管弧焊电流微机控制系统。     

一种模数混合结构的延迟锁相环设计

数字系统通信的不断发展,多种延迟锁相环结构的出现满足了不同应用要求。提出了一种模／数混合结构的延迟锁相环,改善了传统模拟锁相环和传统数字锁相环各自的缺点,在数字系统中作为集成电路模块单元使用。采用TSMC的0．25μm,1P5M,CMOS混合信号工艺进行加工制备,模块单元面积140×190μm2。