基于固定指令多数据流模型的Cache设计与实现

为加速循环程序执行,提出了固定指令多数据流计算模型,并设计了一个单芯片阵列处理器体系结构.如果采用传统的数据取,将带来存储网络中大量的数据流动,随之而来的是冲突的频繁出现和不断增长的存储带宽需求.为此采用了数据打包传递技术.实践证明,这种技术可以显著减少网络冲突,降低存储带宽需求.     

一种基于流水线的指令Cache优化设计

在现代微处理器的设计中．Cache是整个微处理器性能的决定性因素。本文详细介绍了32位RISC微处理器“龙腾”R2中指令Cache的体系结构．着重研究了其设计和实现问题。为了提高性能,采用了预取技术和流水线技术来优化设计．仿真结果表明得到了预期的效果。     

一种面向CMP的可变相联度混合Cache结构

以V-Way Cache结构为原型,提出一种面向CMP的可变相联度混合Cache结构CMP-VH.CMP-VH将最后一级片上Cache划分成一种优化的私有/共享结构,Tag私有,数据部分私有部分共享.采用基于数据块的重用信息替换策略,提供显式和隐式两种机制在核间对共享数据进行容量划分.并行程序负载SPLASH-2的模拟...     

S698M SoC芯片中Cache控制器的设计与实现

高速缓冲存储器Cache在微处理器中已经成为至关重要的一部分,它的使用能有效地缓和CPO和主存之间速度匹配的问题。本文以32位S698M微处理器的高速缓冲存储器Cache为例,分析了Cache的体系结构和关键技术,阐述了S698M中Cache的基本访存过程。该芯片已采用新加坡特许半导体0.18微米CMOS工艺流片成功。     

基于改进LRU替换策略的共享Cache划分

本文提出了一种基于改进的LRU替换策略划分最后一级共享Cache的算法,隔离了线程间的数据冲突,实现了改进的Cache替换策略,通过划分最后一级共享Cache也减少了访存延迟,提高了系统吞吐率.     

多线程非阻塞指令Cache设计

非阻塞Cache是指Cache在等待预取数据返回时,还能继续提供指令和数据.首先分析了多线程非阻塞Cache的处理器需求,然后提出其时序要求和一种实现方案.利用SystemVerilog对该方案进行RTL级建模和性能评估.仿真结果表明,该方案可以很好地应用于多线程、乱序执行处理器的指令引擎设计之中.     

现代微处理器的Cache设计技术

本文对现代微处理器Ｃａｃｈｅ设计的关键要素，包括Ｃａｃｈｅ的相联度、寻址方式、透明性实现、失配处理方式、结构与层次等，进行了详细的讨论；对每一要索的各种可能选择进行了分析与比较，并讨论了这些要素在各类最新微处理器Ｃａｃｈｅ设计中的实现。     

一种低功耗高效率的AHB-AXI双总线结构联合Cache的IP设计

Cache作为处理器和系统总线之间的桥梁,是芯片功耗的主要来源,低功耗Cache设计在嵌入式芯片设计中具有重要意义.传统Cache设计一般依赖于特定体系结构,难以在不同的系统中进行集成,通用性差.本文提出了一种低功耗高效率的AHB-AXI双总线结构联合Cache的IP设计.实验结果显示,本设计可以显著降低Cache功耗和提高系统性能.     

一种通用DSP单端口指令Cache设计

在一款采用改进HARVARD总线结构的通用DSP中，通过设置一个小型指令CACHE来缓解流水线上的资源冲突。它采用两路组相连结构，仅在流水线上发生资源冲突时才会被访问。出于减小CACHE的面积和功耗考虑，该CACHE采用了单地址端口的设计，也就意味着在同一时钟周期内，CACHE只能完成一次读或写的操作。当读写请求同时发生的时候，必须采用一定的优先策略。本文结合DSP的结构特点，对一些优先策略进行了分析．最后对比了各种策略所付出的代价以及在一些benchmark下的性能．从结果可以看出，通过采取某些策略．诙单端口指令CACHE可以获得与双端口CACHE几乎相同的命中率．     

一种静态可控功耗的数据Cache设计

在目前的微处理器设计中，片内Cache存储器的能量损耗所占的比重越来越大。本文给出了一种能够有效降低功耗的数据Cache设计方法。该方法通过静态调节组映射策略，根据应用程序的自身特点调节数据Cache的容量大小，并且选择合理的替换算法，在保证高性能的同时降低了能量损耗。     

支持IA-32保护模式的存储管理单元的设计与实现

研究支持IA-32保护模式的存储管理单元的设计，并在龙腾C2微处理器中实现了该存储管理单元。分析了段页式存储管理单元的地址变化机制和IA-32保护模式下的存储保护机制，详细讨论了存储管理单元的分段单元和分页单元的设计。以及存储管理单元在流水线中的控制机制，并就存储管理单元的关键路径进行了结构优化。仿真验证和综合的结果表明．该存储管理单元的设计满足龙腾C2微处理器的功能和性能要求。     

面向能耗优化的自适应可重构指令Cache

可重构Cache架构可根据程序的存储资源需求自动调整Cache结构,对系统能耗优化具有重要意义。设计了一种容量和组关联度可重构的指令Cache架构以及与之对应的高效自适应可重构算法。通过选取MiBench和MediaBench中的8个测试例程进行测试验证,提出的自适应可重构Cache与16kB四路组关联配置固定的指令Cache相比,在性能平均仅下降0.34%的情况下,系统总能耗平均降低10.51%。     

嵌入式处理器的TLB电路设计

为了提高基于虚拟存储技术的嵌入式处理器的性能,本文提出了一种用于高效加速地址转换的TLB电路结构。该电路采用64-entries的全关联结构,硬件支持基于段及不同大小页的转换方式。通过VCS和Nanosim联合仿真对电路结构和性能进行了验证,仿真结果表明,系统中加入TLB电路以后性能有显著的提高。     

基于FPGA的高速并行滤波器设计与实现

针对高速通信调制解调系统对成形滤波器的运算要求,分析高速并行滤波器的设计与实现方法,提出一种可满足 1Gsps 符号速率下的发射端和接收端的成形滤波器并行实现结构, 该结构具有较低的实现复杂度。FPGA 实现结果表明,采用该滤波结构的高速调制解调系统基本没有性能损失。     

采用预测校正的动态可重构指令Cache

本文提出一种兼顾性能与功耗的cache最优参数检索算法.通过运行时反馈的cache评价指数,预测校正cache参数检索空间与检索顺序,在保证检索效率的同时,提高结果的准确率.该算法可以减少穷举法近80%的迭代次数;同时以损失部分效率为代价,提高降维检索法13.4%的全参数准确率以及40%的容量参数准确率.     

应用预取策略的行缓冲指令Cache设计

行缓冲是一种有效的低功耗方案,但其极大地降低了处理器的运算性能.设计并实现了使用预取策略的行缓冲Cache,使用一个缓冲行来预取存储在L1 Cache中的指令,从而降低了行缓冲结构中由于容量缺失而造成的流水线停顿,提升了处理器的运算性能.以Leon2的VHDL模型为试验环境进行了验证,带有预取策略的行缓冲结构较原来的结构平均提升了12.4%.     

利用现代高速缓存体系结构进行嵌入式控制

现在,不仅仅是通信行业和台式PC的应用在不断努力提高计算性能,汽车的嵌入式系统对计算性能的要求也日趋严格.15年前,带有2MHz系统时钟的8位控制器已经足以实施引擎控制.而现在人们使用了32位体系结构,其提供的性能级别已经超过第一代PC的计算性能.最初,要提高计算性能,只需提高时钟频率即可.