考虑NBTI效应的组合电路软错误率计算方法EI北大核心CSCD

工艺尺寸的降低导致组合电路对软错误的敏感性越发突出,由负偏置温度不稳定性(NBTI)效应引起的老化现象越发不容忽视.为了准确地评估集成电路在其生命周期不同阶段的软错误率,提出一种考虑NBTI效应的组合电路软错误率计算方法.首先通过对节点输出逻辑进行翻转来模拟故障注入,并搜索考虑扇出重汇聚的敏化路径;再基于单粒子瞬态(SET)脉冲在产生过程中展宽的解析模型对初始SET脉冲进行展宽,使用NBTI模型计算PMOS晶体管阈值电压增量并映射到PTM模型卡;最后使用考虑老化的HSPICE工具测量SET脉冲在门单元中传播时的展宽,并将传播到锁存器的SET脉冲进行软错误率计算.在考虑10年NBTI效应的影响下,与不考虑NBTI效应的软错误率评估方法相比的实验结果表明,该方法能够平均提高15%的软错误率计算准确度.     

增强组合电路脉冲窄化效应的软错误率优化布局方法

为了提高芯片抗辐照性能,提出了一种基于电荷共享效应的组合电路软错误率优化布局方法.首先减少已有quenching单元对间距以增强脉冲窄化效应;然后通过插入和交换操作增加电路中quenching单元对数量,以提高电路发生脉冲窄化效应的概率;最后实现了一个组合电路软错误率优化布局及评估平台,可自动地完成布局及软错误率评估.模拟结果表明,该方法可以减小最终被捕获的脉冲宽度,减少14%~26%的软错误率.     

考虑单粒子多瞬态故障的数字电路失效概率评估

为了准确评估电路的失效概率,提出一种考虑单粒子多瞬态(SEMT)的数字电路失效概率评估方法.该方法通过解析电路门级网表提取SEMT故障位置对;使用双指数电流源模型模拟故障注入,通过SEMT脉冲复合模型将SEMT脉冲转化为复合的SET脉冲并沿数据通路向下游传播;在脉冲传播过程中,使用SEMT脉冲屏蔽模型评估逻辑屏蔽、电气屏蔽与时窗屏蔽效应,使用电路失效概率计算方法得到电路总体失效概率.实验结果表明,与同类方法相比,文中方法计算结果更为精确;与基于统计的蒙特卡罗方法相比,该方法的相对误差仅为2%,能够有效地指导集成电路容错设计.     

组合逻辑电路的软错误率自动分析平台

为在设计阶段快速评估集成电路的软错误率,以指导高可靠集成电路的设计,提出一种适用于组合逻辑电路和时序逻辑电路组合逻辑部分的快速软错误率自动分析平台HSECT-ANLY.采用精确的屏蔽概率计算模型来分析软错误脉冲在电路中的传播;用向量传播和状态概率传播的方法来克服重汇聚路径的影响,以提高分析速度;使用LL(k)语法分析技术自动解析Verilog网表,使分析过程自动化,且使得本平台可分析时序电路的组合逻辑部分.开发工作针对综合后Verilog网表和通用的标准单元库完成,使得HSECT-ANLY的实用性更强.对ISCAS'85和ISCAS'89 Benchmark电路进行分析实验的结果表明:文中方法取得了与同类文献相似的结果,且速度更快,适用电路类型更多,可自动分析电路的软错误率并指导高可靠集成电路的设计.     

基准电路中重汇聚导致的SET脉冲展宽效应

本文采用电路模拟手段对典型基准组合电路中的SET传播特性进行了研究,发现了一类新的导致脉冲展宽效应的机理——扇出重汇聚。根据重汇聚点逻辑门类型和输入脉冲特征的不同,重汇聚可以引发两种类型的脉冲。这两类脉冲具有截然不同的特征,一类脉冲的宽度与原始SET脉冲宽度无关,而另一类脉冲的宽度与原始SET脉冲宽度基本成线性关系,并在原始SET脉冲宽度的基础上存在净的展宽或者压缩。当空间重离子在电路的输入端附近轰击产生一个宽度为200ps的脉冲时,传播到输出端的脉冲宽度可达690ps,被后续时序单元俘获的概率从5%升高到29.5%,整整提高了近6倍。     

DCVSL的SET特性分析

利用SPICE电路模拟研究了DCVSL的SET特性。模拟了单端的SET脉冲在DCVSL中的传播特性,结果表明单端的SET脉冲经过两级DCVSL反相器后就基本被消除了。模拟了在负载和阈值电压不对称的条件下,双端的SET脉冲在DCVSL反相器链中的脉冲展宽效应。结果表明,在最差情况下,DCVSL中的SET脉冲展宽效应比CMOS更明显;在典型情况下,双端的SET脉冲在DCVSL反相器链的传播过程中并没有展宽。     

BTI作用下三因素对集成电路软差错率的影响

在纳米工艺下,老化效应与软差错共同引发的集成电路可靠性问题至关重要,目前,考虑多个因素分析老化效应对软差错率影响的工作相对较少.作为一种典型的老化效应,偏置温度不稳定性(bias temperature instability, BTI)效应包括发生在PMOS中的负偏置温度不稳定性(negative bias temperature instability, NBTI)和发生在NMOS中的正偏置温度不稳定性(positive bias temperature instability, PBTI),现有工作多聚焦在单个因素在NBTI下的影响.在BTI作用下门延迟对软差错率(soft error rate, SER)的影响研究工作的基础上,进一步研究了单粒子瞬态(single event transient, SET)故障脉冲宽度和关键电荷对SER的影响.首先通过考虑PBTI,完善了在BTI作用下基于32nm工艺SET脉宽的变化模型;然后分别研究了如何在SER的计算中考虑SET脉宽和关键电荷的影响,提出了SET脉宽变化可以反映在模拟注入电荷量的变化上的结论.通过HSPICE仿真验证和C++实验表明：3个因素中延迟和SET脉宽对SER影响较小,受BTI应力影响SER将增大,应力作用初期影响最为明显,之后影响将变缓.     

面向微处理器核的片上老化检测模块设计

为检测负偏压温度不稳定性(NBTI)效应导致的微处理器中组合逻辑路径延迟的增大,设计了一种可感知微处理器核NBTI效应的混合结构检测模块.检测模块包括老化延时探测模块及测量模块,能够准确测量NBTI效应造成的电路延时增量;相比于传统单一的延迟线结构,其面积开销降低40％.所设计的结构在ISCAS与OR1200核上实验,...     

基于关键路径与改进遗传算法的最佳占空比求解

纳米工艺下,负偏置温度不稳定性(NBTI)成为影响电路老化效应的主导因素.多输入向量控制(M-IVC)是缓解由于NBTI效应引起电路老化的有效方法,而M-IVC的关键是最佳占空比的求解.在充分考虑时序余量的设计与电路实际操作情况下,对电路采用了静态时序分析,精确定位电路中关键路径.对关键路径采用改进的自适应遗传算法求解最佳占空比.实验结果表明:在时序余量为5%时,电路的平均老化率相比现有方案降低了1.49%,平均相对改善率为18.29%.     

考虑工作负载影响的电路老化预测方法

晶体管老化效应已成为影响集成电路可靠性的重要因素.文中基于晶体管老化效应的物理模型,提出一种电路老化分析框架来预测集成电路在其服务生命期内的最大老化.首先计算出在最坏操作情况下电路老化的上限值;随后通过考虑工作负载和电路的逻辑拓扑对老化效应的影响,采用非线性规划求得会导致最大电路老化的最差占空比组合.实验结果表明,与同类方法相比,该老化分析框架对电路老化的预测具有更高的精度,更接近于电路在实际工作条件下的老化情况.