多核多线程处理器的随机测试流量生成技术

以可编程多核多线程处理器IXP2400为例,围绕随机测试流量的生成问题进行讨论,推导出随机测试流量生成公式,利用分解法对GI/G/m/∞/FCFS多类型客户输入开放排队网络求解,给出输出流到达时间间隔变异系数的求解方法,通过控制测试帧间时延使得生成的测试流量符合多种概率分布。提出的技术应用于“基于IXP2400的网络测试系统”,并对其进行测试,实验验证了该技术的可用性及有 效性。     

面向流体系的细粒度异步访存调度*

针对异步访存调度机制,设计一种细粒度化的调度方案以提升系统性能。该机制引入信号量和自旋锁,由异构核间协作运作,以实现对流级调度的局部加速。通过在一组测试程序集以及在对应平台上进行的实验,评估了引入该机制的加速效果,并分析了影响其性能的各种因素。     

多核多线程处理器的发展及其软件系统架构

首先介绍了关于multi—cole（多核）、multi—threading（多线程，特指硬件线程）处理器的最新发展情况，然后介绍了基于MIPS体系结构的多核处理器的特点。针对多核处理器，给出了在路由器中软件的架构，并探讨了在发展多核系统软件方面给中国的系统软件业带来的机遇。     

多线程向量处理器中向量数据存储结构的设计与实现

多线程和向量技术相结合是当前微处理器设计的一个重要趋势.提出一种多线程向量处理器中向量数据存储结构,利用多线程切换来隐藏访存延迟,并让向量数据直接访问二级cache来提高带宽.模拟实验表明在所提出的存储结构下,访存带宽随线程数线性增长,向量数据访问带宽明显高于标量数据访问带宽.     

Cell处理器访存特征研究

Cell处理器是一款异构多核处理器,拥有强大的计算能力。但是,在进行应用并行化时,却受到本地存储器容量、访存带宽和数据传输延时等的限制。DMA传输是隐藏长延时、提高存储带宽利用率的有效方法。本文在分析Cell处理器结构基础上,进行了一系列详细的DMA测试,并利用指数拟合技术得到DMA平均带宽模型,发现参与DMA传输的SPE数量和每次DMA传输规模是影响DMA访存带宽的主要因素。     

MACT:高通量众核处理器离散访存请求批量处理机制

网络服务等新型高通量应用的迅速兴起给传统处理器设计带来了巨大的挑战.高通量众核处理器作为面向此类应用的新型处理器结构成为研究热点.然而,随着片上处理核数量的剧增,加之高通量应用的数据密集型特点,“存储墙”问题进一步加剧.通过分析高通量应用访存行为,发现此类应用存在着大量的细粒度访存,降低了访存带宽的有效利用率.基于此分析,在高通量处理器设计中通过添加访存请求收集表(memory access collection table,MACT)硬件机制,结合消息式内存机制,用于收集离散的访存请求并进行批量处理.MACT硬件机制的实现,提高了访存带宽的有效利用率,同时也提高了执行效率;并通过时间窗口机制,确保访存请求在最晚期限之前发送出去,保证任务的实时性.实验以典型高通量应用WordCount,TeraSort,Search为基准测试程序.添加MACT硬件机制后,访存数量减少约49％,访存带宽提高约24％,平均执行速度提高约89％.     

多线程处理机制在发射机实时监控中的应用

本文主要介绍在中国教育第三频道山东教育台发射机实时监控系统中采用的，一种在单处理器模式下可同时并行地监控多个受控设备的技术方法。它与分时监控和中断监控不同，主要运用多线程机制有效的解决了多任务并行实时监控中遇到的一系列问题。     

基于多队列和多线程的短信实时并发控制算法

针对Modem控制的短信应用在实时性和并发性等性能上的不足,以实际项目为背景,提出基于多队列和多线程的短信实时并发控制算法。以排队论模型为依据,采用多队列、多线程、池等技术手段保证短信控制的实时性、并发性以及数据的共享性。通过排队论模型和实验对算法进行验证,结果表明,该算法大幅提高了短信发送和接收的速度与效率,满足了短信应用的实时性和并发性需要,优化了短信应用系统的整体性能。     

基于多核平台的多线程动态优化框架

动态优化是计算系统虚拟化的重要支撑技术之一.本文通过对DynamoRIO、Jrpm等单核平台上典型动态优化系统的分析,总结出传统动态优化机制在多核平台下面临的问题与挑战,据此提出一种面向多核平台的多线程动态优化框架,分析其组织结构和工作原理,并通过实验验证了该框架的可行性.     

一种多核处理器存储层次性能评估模型

一种用于评估多核处理器存储层次性能的模型,使用排队论建模,求解速度快,可以在设计早期给出不同配置参数对处理器整体性能的影响,从而调整存储层次结构,优化设计.     

异构多核处理器体系结构设计研究

多核技术成为当今处理器发展的重要方向,异构多核处理器由于可将不同类型的计算任务分配到不同类型的处理器核上并行处理,从而为不同需求的应用提供更加灵活、高效的处理机制而成为当今研究的热点.本文从体系结构的角度探讨了异构多核处理器设计中的关键点,从内核结构、互连方式、存储系统、操作系统支持、测试与验证、动态电压调节等方面分析...     

一种挖掘多核处理器存储级并行的算法

多核处理器中,各个处理器核之间可以并发地进行外部存储访问,提供不同于单处理器的存储级并行(memory level parallelism)能力.不规则应用中的循环,传统的并行方法难以识别其并行性,不能充分利用多核处理器存储级并行能力和并行计算能力.对基于软件开发多核处理器存储级并行进行了讨论,提出一种前瞻并行多线程算法LLSM(loop level speculative mssultithreading).LLSM对不规则应用中的循环进行并行化,在多核处理器上的测试数据表明:该算法能够有效地挖掘多核处理器的存储级并行能力和计算能力,同时指出多核环境下存储级并行计算公式需要考虑线程同步开销.     

龙芯3号互联系统的设计与实现

龙芯3号的互联结构设计采用了一种基于二维Mesh的可伸缩分布式多核结构,可为芯片级、主板级和系统级的互联提供统一的拓扑结构和逻辑设计.龙芯3号的对外接口采用扩展的HyperTransport协议,既可以用于连接IO,又可以实现多芯片的互联.在龙芯3号的互联结构中还设置了软件路由配置机制,可以在板级直接构筑中等规模的CC-NUMA系统和更大规模的NCC-NUMA系统,提供高效的通信机制.介绍了基于龙芯3号的多处理器系统互联架构.采用了双层可伸缩互联结构：片内由二维Mesh连接多个结点,结点内由交叉开关连接多个处理器核和二级缓存模块.片间无需额外硬件支持即可通过支持缓存一致性的HyperTransport接口实现16核的多处理器系统.利用层次化目录技术,龙芯3号还可以支持更大规模的多处理器系统.龙芯3号的互联架构为搭建简洁、高效、灵活、高度可扩展的共享存储多处理器系统提供了有力支持.     

流处理器技术研究与发展

高性能计算技术在过去十年中不断向前发展,但片外存储、通信延迟等问题一直得不到本质改善,线延迟和功耗问题也越来越突出。高性能计算领域正在寻求能够解决这一问题的新型处理器体系结构。流处理器是在众多新兴的处理器体系结构中发展非常迅速、被学界和业界广泛关注的一种新型处理器,它在数字处理、多媒体以及图像等领域已取取得很好的效果。本文分析了当前流行的几种流处理器,指出了流体系结构在科学计算领域的应用前景和所面临的挑战。     

64位流处理器中运算群的设计与验证

流处理器作为新型高性能处理器,能够高效地处理32位流程序.但是对于64位流处理器的设计,由于VLSI技术的限制,存在着很多挑战.运算群作为流处理器的核心运算部件,在整个流处理器中起着重要作用.运算群部件设计的好坏直接关系到流处理器的性能.本文以典型的流处理器为模型,说明了64位流处理器中运算群的设计技术,并对其功能进行了模拟验证,达到了预期效果.     

基于FPGA的嵌入式多核处理器及SUSAN算法并行化

给出了四核心嵌入式并行处理器FPEP的结构设计并建立了FPGA验证平台.为了对多核处理器平台性能进行评测,提出了基于OpenMP的3种可行的图像处理领域的经典算法SUSAN算法的并行化方法:直接并行化SUSAN、图像分块处理和多图像并行处理,并对这3种并行算法在Intel四核心平台和FPEP的FPGA验证平台上进行性能测试.实验表明,3种并行算法在两种四核心平台下均可获得接近3.0的加速比,多图像并行处理在FPEP的FPGA验证平台可以获得接近4.0的加速比.     

分片式流处理器上存储系统的设计与实现

针对“存储墙”问题,从提高片外带宽使用率的角度出发,为分片式流处理器设计实现数据并行存储系统。该存储系统通过多级调度能有效减少片外访存的次数,降低片外带宽的需求。软件模拟和仿真验证的结果表明,在不同工作负载特征下,通过设计参数的优化选择,该设计能够充分挖掘存储访问的行局部性和体间并行性,从而提高带宽的使用效率。     

多核处理器电压调节模块的研究与实现

随着计算机技术的飞速发展,多核处理器已得到广泛的应用。本文详细介绍了某高性能计算机中多核处理器的电压调节模块的实现方法,并对主电路、输出滤波器、反馈补偿电路等部分进行了详细设计和参数计算。应用结果表明,该电压调节模块完全满足多核处理器的供电要求。