基于CMOS多功能数字芯片的ESD保护电路设计

基于CSMC 2P2M 0.6 μm CMOS工艺设计了一种ESD保护电路。整体电路采用Hspice和CSMC 2P2M 的0.6 μm CMOS工艺的工艺库(06mixddct02v24)仿真,基于CSMC 2P2M 0.6 μm CMOS工艺完成版图设计,并在一款多功能数字芯片上使用,版图面积为1 mm×1 mm,参与MPW(多项目晶圆)计划流片,流片测试结果表明,芯片满足设计目标。     

CMOS工艺多功能数字芯片的输出缓冲电路设计

为了提高数字集成电路芯片的驱动能力,采用优化比例因子的等比缓冲器链方法,通过Hspice软件仿真和版图设计测试．提出了一种基于CSMC2P2M0．6μmCMOS工艺的输出缓冲电路设计方案。本文完成了系统的电原理图设计和版图设计,整体电路采用Hspice和CSMC2P2M的0．6μmCMOS工艺的工艺库（06mixddct02v24）仿真,基于CSMC2P2M0．6μmCMOS工艺完成版图设计,并在一款多功能数字芯片上使用,版图面积为1mm×1mm,并参与MPW（多项目晶圆）计划流片。流片测试结果表明,在输出负载很大时,本设计能提供足够的驱动电流,同时延迟时间短、并占用版图面积小。     

光接收机用0.5mV高灵敏度带有接收信号强度指示的200MbpsCMOS限幅放大器

采用CSMC 0.6μm 2P2M CMOS工艺设计并实现了0.5mV高灵敏度,72dB超宽动态范围的200Mbps CMOS限幅放大器.该电路详细分析和设计了一种新型的有源直流漂移消除环路获得这一性能.利用信号通路中的限幅放大器,实现了基于分段线性近似的接收信号强度指示电路.信号检测的动态范围高达60dB,对数精度小于2dB.整个电路在5V单电源下工作,功耗为60mW.芯片有效面积为1.05mm2.     

光接收机用0.5mV高灵敏度带有接收信号强度指示的200Mbps CMOS限幅放大器

采用CSMC 0.6μm 2P2M CMOS工艺设计并实现了0.5mV高灵敏度,72dB超宽动态范围的200Mbps CMOS限幅放大器.该电路详细分析和设计了一种新型的有源直流漂移消除环路获得这一性能.利用信号通路中的限幅放大器,实现了基于分段线性近似的接收信号强度指示电路.信号检测的动态范围高达60dB,对数精度小于2dB.整个电路在5V单电源下工作,功耗为60mW.芯片有效面积为1.05mm2.     

用于便携式设备的12位低功耗SAR A/D转换器

设计了一种适于便携式应用的低功耗12位精度逐次逼近(SAR)式A/D转换器,最高采样频率达到140 KSPS,在1.8 V工作电压下的功耗仅为1 mW;基于0.18 μm 2P4M的CMOS工艺完成版图设计,版图面积仅为0.3 mm×0.35 mm.在转换精度为12位、采样速率为140 KSPS时,A/D转换器的INL和DNL分别为0.7 LSB和0.66 LSB.     

一种适用于高速串行数据通信的发送器设计

为满足点对点高速串行数据通信的需求,设计了一款适用于点对点高速串行数据通信的发送器芯片.该发送器包括产生高速时钟的内嵌锁相环倍频电路、集成8B/10B编码电路以及并串转换电路等模块.根据数模混合信号设计的特点,在电路设计上采用了CMOS、CML及BiCMOS等多种电路拓扑结构以提高芯片性能;在版图设计上采取了减小噪声耦合的措施.该发送器采用2P2M 0.6μm BiCMOS工艺实现,芯片面积2.4mm×2.5mm,陶瓷封装.测试结果表明:该发送器的逻辑功能正确,串行传输速率达400Mbpa,功耗350mW.     

ULSI后端设计低功耗技术研究

提出一种新的ULSI后端设计低功耗流程,重点分析了版图压焊点位置摆放、宏单元位置规划、电源网络布局及物理综合功率优化设计等四项关键技术。采用SMIC 0.18 μm 1P6M 自对准硅化物CMOS工艺,设计了一种新型雷达SoC芯片,电路版图尺寸为7.825 mm×7.820 mm,规模为200万门,工作频率为100 MHz。实验结果表明,采用低功耗物理设计技术后,芯片功耗降低12.77 %,满足350 mW功耗的设计要求。该电路已通过用户的应用验证,满足系统小型化和低功耗需求。     

集成CMOS四象限模拟乘法器

给出了一种CMOS型四象限模拟乘法器,该乘法器采用有源衰减器结合吉尔伯特单元结构.利用基于CSMC的0.6μm n阱2p2m工艺SPICE BSIM3V3 MOS模型(level=49)进行仿真,采用单电源5V电压供电.利用HSPICE仿真并给出了仿真的结果及版图实现.     

集成CMOS四象限模拟乘法器

给出了一种CMOS型四象限模拟乘法器，该乘法器采用有源衰减器结合吉尔伯特单元结构.利用基于CSMC的0.6μm n阱2p2m工艺SPICE BSIM3V3 MOS模型(level=49)进行仿真，采用单电源5V电压供电.利用HSPICE仿真并给出了仿真的结果及版图实现.     

集成CMOS四象限模拟乘法器

给出了一种CMOS型四象限模拟乘法器,该乘法器采用有源衰减器结合吉尔伯特单元结构.利用基于CSMC的0.6μm n阱2p2m工艺SPICE BSIM3V3 MOS模型(level=49)进行仿真,采用单电源5V电压供电.利用HSPICE仿真并给出了仿真的结果及版图实现.     

用于SDH STM-4光发射机的4:1复接器和激光驱动器

采用CSMC0.6μm CMOS工艺设计实现了速率为622Mbps的4∶1复接器和激光二极管驱动器电路。4∶1复接器采用树型结构,由3个2∶1复接器组成。激光二极管驱动器电路由两级差分放大器和一级电流开关构成,级间采用源级跟随器隔离。电路芯片尺寸为1.5mm×0.7mm。电路采用单一正5V电压供电,功耗约为900mW。测试结果表明,电路的最高工作速率超过1.25Gbps速率,输出最大电流超过85mA。     

320×240 Pixels CMOS Digital Image Sensor with Wide Dynamic Range

A 320×240 CMOS image sensor is demonstrated,which is implemented by a standard 0.6 μm 2P2M CMOS process.For reducing the chip area,each 2×2-pixel block shares a sample/hold circuit,analog-to-digital converter and 1-b memory.The 2×2 pixel pitch has an area of 40 μm×40 μm and the fill factor is about 16%.While operating at a low frame rate,the sensor dissipates a very low power by power-management circuit making pixel-level comparators in an idle state.A digital correlated double sampling,which eliminates fixed pattern noise,improves SNR of the sensor, and multiple sampling operations make the sensor have a wide dynamic range.     

32位嵌入式RISC处理器的VLSI实现

本文实现了一个低功耗,高速度的32位RISC处理器。芯片采用了ARM V4的指令集,哈佛结构和五级流水线。同时利用了改进的流水冲突检测控制和异常处理使得流水线能以较高的速度顺序流动。与商用的ARM7TDMI相比,在0.6mm的工艺上达到了与商用0.35mm工艺制造相同的速度,同时CPI降低了26%,MIPS上升了36%。整个系统在APTIX公司提供的MP3CF硬件仿真器上完成了硬件验证,现已完成了版图设计并提交流片。     

精确的1.08GHz CMOS电感电容压控振荡器

在0.35μm 2P4M标准CMOS工艺上,设计了一个精确的1.08GHz CMOS电感电容压控振荡器.提出了一种有效计算压控振荡器周期的新方法,采用该方法计算的频率-电压调谐曲线与实验结果吻合得很好.在电源电压3.3V下,消耗电流3.1mA,压控振荡器的相位噪声在10kHz频偏处为-82.2dBc/Hz.芯片面积为0.86mm×0.82mm.     

高速12路并行CMOS单片光电集成接收机设计与实现

设计并实现了一个高速12路并行CMOS单片光电集成接收机.其每一路都包括一个光探测器、一个跨阻放大器以及后续放大电路.双光电二极管(DPD)结构可以提高接收机速度,但同时降低了响应度.在跨阻放大器电路中采用有源电感来展宽-3dB带宽.通过无锡上华(CSMC)0.6μm CMOS工艺流片并对芯片进行了测试.测试结果显示该接收机单路传输比特率可达0.8～1.4 Gb/s,总的12路可传输15Gb/s数据.     

Research on Column FPN and Black Level Calibration in Large Array CMOS Image Sensor

A technical investigation, research and im-plementation is presented to correct column fixed pattern noise and black level in large array Complementary metal oxide semiconductor (CMOS) image sensor. Through making a comparison among reported solution, and give large array CMOS image sensor design and considerations, according to our previous analysis on non-ideal factor and error source of piecewise Digital to analog converter (DAC) in multi-channels, an improving accurate piecewise DAC with adaptive switch technique is developed. The research theory has verified by a high dynamic range and low column Fixed pattern noise (FPN) CMOS image sensor prototype chip, which consisting of 8320×8320 pixel array was designed and fabricated in 55nm CMOS 1P4M standard process. The chip active area is 48mm×48mm with a pixel size of 5.7μm×5.7μm. The measured results achieved a high intrinsic dynamic range of 75dB, a low FPN and black level of 0.06％, a low photo response non-uniformity of 1.5％ respectively, and an excellent raw sample image taken by the prototype sensor.     

新型带清零的半静态D触发器芯片设计

为了提高D触发器的速度、降低功耗、缩小面积,本文对常用D触发器进行分析,综合各自优缺点,优化最高频率,设计出一款新型带清零的半静态D触发器,采用华润上华0.6μmN阱CMOS工艺,版图面积为46.500×40.350(μm)。该触发器的最高频率为356MHz,运用她构成二分频器并仿真成功。     

脉宽调制型大功率LED恒流驱动芯片的研究

基于0.6μm5V标准CMOS工艺,研究并设计了一种脉宽调制型大功率照明LED恒流驱动芯片为1W大功率照明LED灯提供350mA恒定的平均驱动电流。实现了在5V电源电压有10%跳变时,平均驱动电流的变化可被控制在4.5%以内。输出级开关MOS管采用高密度的版图结构使单位面积的有效宽长比与普通结构的MOS管相比提高了一倍。芯片的电源效率可达87%,与以前设计的串联饱和型半导体照明LED恒流驱动芯片[1]相比提高近25%。