一种Montgomery模乘的硬件算法及其实现

采用大数的高基表示方法对原 Montgomery算法进行了改进 ,提出了一种高效的面向硬件的计算 Montgomery积的算法 ,按照该算法实现的硬件具有较低的复杂度和较高的处理速度 ,并且利用 CSMC的 0 .6 μm CMOS标准单元库实现了 5 1 2位的 Montgomery模乘器。该模乘器约含480 0 0等效门 ,面积约为 3 mm× 3 mm,最高工作时钟频率可达 40 MHz,完成 5 1 2位 Montgomery模乘需要 3 4 1个时钟周期     

一种基于CSA加法器的Montgomery模幂乘硬件实现算法

提出了一种改进的Montgomery模乘和模幂算法,该算法采用5-to-2 CSA加法器来实现Montgomery模乘算法中的超长大数加法。目前使用CSA加法器的其他模乘算法在模乘结果输出时均需要用CPA加法器来处理CSA加法器的输出结果,而本文提出的算法使得模乘运算的输入输出操作数均可采用保留进位形式,避免了进行超长操作数的CPA加法这一耗时的操作,因此显著减少了模乘运算所需时钟周期,提高了数据处理的时间效率,并加快了RSA模幂运算的速度。     

CSSA-低功耗Montgomery模乘的环形脉动阵列

文章提出了一种环形脉动阵列CSSA（Circular Structured Systolic Array），用于实现Montgomery模乘算法MMM（Montgomery Modular Multiplication）。该阵列采用循环结构，迭代计算。仿真结果表明，与基于一维脉动阵列的MMM硬件实现相比，该结构牺牲了运算时间，但是降低了功耗和芯片面积（本文实现的两个例子，功耗和芯片面积均减少了约97％）。并且，处理单元的数量可配置，以平衡速度和功耗。     

SM2高速双域 Montgomery 模乘的硬件设计

作为由国家密码管理局公布的SM2椭圆曲线公钥密码算法的核心运算,模乘的实现好坏直接决定着整个密码芯片性能的优劣．Montgomery模乘算法是目前最高效也是应用最为广泛的一种模乘算法．本文基于Mont-gomery模乘算法,设计了一种高速,且支持双域（GF（p）素数域和GF（2m ）二进制域）的Montgomery模乘器．提出了新的实现结构,以及一种新型的W allace树乘法单元．通过对模块合理的安排和复用,本设计极大的缩小了时间消耗与硬件需求,节省了大量的资源．实现256位双域模乘仅需0．34μs ．     

一种适合流水线结构的改进FIOS模乘算法研究

SOS、CIOS、FIOS、FIPS、CIHS是Montgomery模乘算法的5个基本实现方法,其中CIOS方法一直被认为是综合最优的算法。但已经有人提出了一种改进的IFIOS算法,并用实验证明其比常用的CIOS算法有优势。首先分析了CIOS、FIOS和IFIOS实现方法,通过进位单元的重复利用和减少存储单元,提出了一种改进的IIFIOS算法。然后根据IIFIOS算法的流程,让前后两个部分并行执行,提出了适合流水线结构的改进。最后,实验结果和理论分析表明,IIFIOS软件算法有效提升了算法性能,并指出其在硬件实现上也具有一定优势。     

一种适合流水线结构的改进FIOS模乘算法研究

SOS、CIOS、FIOS、FIPS、CIHS是Montgomery模乘算法的5个基本实现方法,其中CI-OS方法一直被认为是综合最优的算法。但已经有人提出了一种改进的IFIOS算法,并用实验证明其比常用的CIOS算法有优势。首先分析了CIOS、FIOS和IFIOS实现方法,通过进位单元的重复利用和减少存储单元,提出了一种改进的IIFIOS算法。然后根据IIFIOS算法的流程,让前后两个部分并行执行,提出了适合流水线结构的改进。最后,实验结果和理论分析表明,IIFIOS软件算法有效提升了算法性能,并指出其在硬件实现上也具有一定优势。     

Montgomery算法的研究与实现

分析了Montgomery算法，指出用改进的预计算Montgomery算法实现模幂运算的过程，分析并比较了两种实现模采和模幂乘算法。并分别用C^ 和Modeleim进行仿真，得出仿真测试结果。     

基于改进Montgomery模乘算法的智能卡协处理器设计

传统智能卡所进行的数据加解密运算一般是由软件实现，但随着信息安全要求的进一步提高，在芯片中集成协处理器成为一种趋势。本文就这一问题进行了探讨，并给出了一种解决方案。     

关于Montgomery模乘迭代的可控性分析

在公钥密码实现中,Montgomery模乘扮演着非常重要的角色。本文研究Montgomery模乘(MMM)的迭代控制结构,给出了进行MMM迭代的输入边界控制条件,以及改进的MMM算法。这种扩展的迭代控制条件适合用于复杂求幂的迭代过程,在其边界控制下可直接进行一些加法、减法及乘法等基本运算,而无须模约化处理。给出的模乘迭代算法具有高度的灵活性,可利用来实现安全高效的RSA、ECC等公钥密码体制。     

基于RSA系统的Montgomery算法的改进设计

针对Montgomery算法中模乘模块的CIOS模式提出了一种改进算法。该算法模式比原CIOS模式节省了近一半的操作次数,并且给出了一种优化的硬件实现结构。在保证系统规模较小的基础上采用了两个相同的数据通路以加速运算速度,同时采用了移位寄存器结构进一步简化时序控制的复杂性。此改进算法适用于各种公钥体制的加解密处理器。     

New and Improved Architectures for Montgomery Modular Multiplication

In this paper an improved Montgomery multiplier, based on modified four-to-two carry-save adders (CSAs) to reduce critical path delay, is presented. Instead of implementing four-to-two CSA using two levels of carry-save logic, authors propose a modified four-to-two CSA using only one level of carry-save logic taking advantage of pre-computed input values. Also, a new bit-sliced, unified and scalable Montgomery multiplier architecture, applicable for both RSA and ECC (Elliptic Curve Cryptography), is proposed. In the existing word-based scalable multiplier architectures, some processing elements (PEs) do not perform useful computation during the last pipeline cycle when the precision is not equal to an exact multiple of the word size, like in ECC. This intrinsic limitation requires a few extra clock cycles to operate on operand lengths which are not powers of 2. The proposed architecture eliminates the need for extra clock cycles by reconfiguring the design at bit-level and hence can operate on any operand length, limited only by memory and control constraints. It requires 2∼15% fewer clock cycles than the existing architectures for key lengths of interest in RSA and 11∼18% for binary fields and 10∼14% for prime fields in case of ECC. An FPGA implementation of the proposed architecture shows that it can perform 1,024-bit modular exponentiation in about 15 ms which is better than that by the existing multiplier architectures.

Montgomery算法在密码学中的两个应用

Montgomery算法在密码学中的两个应用:应用于RSA的软件实现和应用于求解最大公约数。     

RSA公钥密码体制中的模乘算法

基于RSA公钥密码体制的安全性及其特点,在Montgomery积算法的基础上提出了模数为512比特的ModMul算法。     

基于Montgomery算法的智能卡RSA密码协处理器

对Montgomery算法进行了改进，提供了一种适合智能卡应用、以RISC微处理器形式实现的RSA密码协处理器。该器件的核心部分采用了两个32位乘法器的并行流水结构，其功能部件是并发操作的，指令执行亦采用了流水线的形式。在10MHz的时钟频率下，加密1024位明文平均仅需3ms，解密平均需177ms。     

部分并行的蒙哥马利模乘法器实现研究

通讯技术的高速发展需要更高性能的密码处理设备.本文系统的研究了利用部分并行的脉动阵列结构实现模乘法器的问题,在分析了各类结构的性能结果的基础上,找到性能最高的和性能-代价比最高的结构配置.结果表明,如果以关键路径延迟×单元面积作为时间-面积代价指标,那么每个运算单元处理一位数据的设计,在0.18 μ m工艺和0.25 μ m工艺条件下,具有最高的运算性能,同时也是性价比最高的设计之一.     

基于Montgomery模乘的RSA算法VLSI实现

介绍了一种基于可伸展的Montgomery模乘结构的1024位RSA加解密芯片实现。设计采用的新型心动阵列结构，可以有在有效控制芯片面积的前提下，极大地提高运算频率，从而提高运算速度。经过ModelSim仿真和Design Compiler综合，与当前已发表的RSA芯片设计相比，该设计在面积和速度上均有优势。     

Hummingbird加密算法的硬件架构设计

Hummingbird加密算法是针对RFID标签等硬件受限系统的轻型加密算法。其已在不同平台上得到了验证。文中提出了一种针对Hummingbird算法的硬件架构,与目前其他方法相比,在响应时间基本相同的情况下,该硬件架构所需的硬件资源更少。其采用Xilinx的低端Spartan-3系列FPGA芯片作为验证平台。实验结果表明,该硬件架构可较好地嵌入到硬件受限系统中,尤其是嵌入式系统。