基于SRAM型FPGA单粒子效应的故障传播模型

SRAM型FPGA在辐射环境中易受到单粒子翻转的影响,造成电路功能失效.本文基于图论和元胞自动机模型,提出了一种针对SRAM型FPGA单粒子效应的电路故障传播模型.本文将单粒子翻转分为单位翻转和多位翻转来研究,因为多位翻转模型还涉及到了冲突处理的问题.本文主要改进了耦合度的计算方式,通过计算FPGA布局布线中的相关配置位,从而使得仿真的电路故障传播模型更接近于实际电路码点翻转的结果,与以往只计算LUT相关配置位的方法比较,平均优化程度为19.89%.最后阐述了本模型在故障防御方面的一些应用,如找出最易导致故障扩散的元胞.     

FPGA布线结构的蒙特卡罗评估

提出一种基于蒙特卡罗技术的FPGA结构研究新方法。该方法在布线资源中随机产生均匀分布的开路故障,并绕开障碍物布线互连,不依赖于CAD算法和基准电路。开关块拓扑分析实例表明该方法与CAD方法的结论一致,而评估时间从15小时缩短到15分钟。     

FPGA嵌入式多位宽SRAM的加固设计与实现

本文基于汉明码EDAC算法提出了一种现场可编程门阵列(FPGA)嵌入式多位宽SRAM(BRAM)抗辐射加固方法.通过开发FPGA程序,利用FPGA资源配置编解码电路,简化了BRAM的内部结构,从而使芯片面积、成本降低;利用状态机进行数据容错处理,提高了系统可靠性.通过上述方法解决了在复杂空间环境下,多位宽BRAM不易加...     

基于配置模式匹配和层次化映射结构的高效FPGA码流生成系统研究

码流生成在FPGA电子设计自动化(EDA)流程中,提供应用电路在芯片上物理实现所需的精准配置信息。现代FPGA的发展一方面呈现出器件规模及码流容量越来越大的趋势,另一方面越来越多可变阵列大小的嵌入式应用(例如eFPGA)又要求码流生成器具备更高的配置效率以及更精简的可重构数据库。针对码流生成时间增加的问题和阵列规模任意缩放的需求,该文提出一种模式匹配和层次映射的码流生成方法,即对编程单元按配置模式进行分类建模,在配置时按模型进行调用匹配,并采用了层次化的码流映射策略,使得数据库可随阵列排布调整动态生成。该方法可有效应对FPGA嵌入式应用中码流容量的增大以及阵列规模可变所带来的挑战,同时相比平面化的建模及映射方法,码流配置的时间复杂度由O(n)降低为O(lgn)。     

反熔丝FPGA配置算法与软件实现

反熔丝FPGA制造困难且多用在特殊用途领域,因此有关其位流文件的研究很少.本文首先介绍了反熔丝FPGA及FPGACAD软件流程,接着描述了反熔丝FPGA具体结构并通过一个具体例子说明了如何配置反熔丝FPGA,然后讨论了反熔丝FPGA的编程方法,由此引出了位流文件的格式和反熔丝单元编程信息格式,最后提出了反熔丝FPGA位流文件生成算法并在实验平台实现了该算法.     

一种抗衰落的位同步设计和FPGA实现

在中低速散射通信中,调制解调器的位同步信号通常从含有同步信息的包络中提取。为了保证同步信号的信噪比,采用上述方法需要耗费大量FPGA资源。基于此,提出并分析了一种简单易行的抗衰落同步方法,即“飞轮”同步法。不但详细描述了该方法的算法原理,而且还用FPGA技术通过VHDL硬件描述语言编程实现了该位同步提取方案。     

基于FPGA同步电路的实现

同步是通信系统中一个重要的问题.在数字通信中,除了要获取相千载波的载波同步外,位同步的提取是更为重要的一个环节.介绍了一种基于FPGA同步电路的实现而提出一种数字锁相环的位同步提取电路的方案,并已成功地用FPGA器件实现了此方案.此时钟提取电路可以快速、准确地对串行输入信码进行位同步时钟的提取,即使输入码流中有毛刺现象...     

新版FPGA BoardLink工具化解PCB设计挑战

明导公司推出的新版本FPGA BoardLink工具,通过自动集成FPGA和PCB设计流程以缩短设计时间,能够帮助客户充分运用PCB和FPGA技术领域的最新进展。新版本的自动同步功能只需几分钟时间就能够基于最新FPGA布局布线结果对引脚输出分配作更新处理,取代以往需要耗费设计人员几天时间的传统人工流程。化解了当前大规模、高引脚数FPGA器件所面临的挑战,使得PCB设计人员能够通过分割处理把这些大型器件概略表示成为较小且较易管理的符号。www.mentor.com新版FPGA BoardLink工具化解PCB设计挑战…     

并行CRC在FPGA上的实现

循环冗余码校验CRC（Cyclic Redundancy Check）广泛用于通讯领域和数据存储的数据检错。基于FPGA在通讯领域和数据存储的应用越来越广泛,CRC的编码解码模块已经是FPGA上的常用模块了。采用超前位计算实现CRC在FPGA上的并行运算,通过实际应用证明该算法能有效实现硬件的速度与资源合理平衡。     

SRAM型FPGA单粒子翻转模拟系统研究

SRAM型FPGA在空间辐照环境下,容易受到单粒子效应的影响,导致FPGA存储单元发生位翻转,翻转达到一定程度会导致功能错误。为了评估FPGA对单粒子效应的敏感程度和提高FPGA抗单粒子的可靠性,对实现故障注入的关键技术进行了研究,对现有技术进行分析,设计了单粒子翻转效应敏感位测试系统,利用SRAM型FPGA部分重配置特性,采用修改FPGA配置区数据位来模拟故障的方法,加速了系统的失效过程,实现对单粒子翻转敏感位的检测和统计,并通过实验进行验证,结果表明:设计合理可行,实现方式灵活,成本低,为SRAM型FPGA抗单粒子容错设计提供了有利支持。     

铁电存储器在FPGA中应用的初步研究

提出了一种全新的基于铁电存储器FeRAM编程的非挥发FPGA思想(概念)，它主要是针对基于SRAM的FPGA的掉电挥发性问题提出的。文章在采用传统2T—2C结构的铁电存储单元的基础上完成数据的编程操作，并进一步对上述单元进行了电路和时序上的调整设计，提出了在FPGA工作环境下虽破坏性读出但无需回写的铁电存储单元。通过对文中提及的两种单元电路的仿真模拟，实现了编程数据的摔电保护、上电恢复的非挥发功能，初步验证了基于FeRAM编程的非挥发FPGA思想的正确性和可行性。     

基于码流的软件控制FPGA故障注入系统

基于静态随机存储器的现场可编程逻辑门阵列应用于航天电子系统时,易受到单粒子翻转效应的影响,存储数据会发生损坏。为评估器件和电路在单粒子翻转效应下的可靠性,提出一种基于TCL脚本控制的故障注入系统,可在配置码流层面模拟单粒子翻转效应。介绍了该故障注入系统的实现机制和控制算法,并将该软件控制方法与传统硬件控制方法进行对比分析。设计了一种关键位故障模型,从设计网表中提取关键位的位置信息,缩小了故障注入的码流范围。在Virtex-5开发板XUPV5-LX110T上的故障注入实验表明,该故障注入系统能有效模拟单粒子翻转效应,与传统随机位故障注入相比,关键位故障注入的故障率提高了近5倍。     

FPGA中六倍连线资源的测试

文章通过分析SPARTAN-II FPGA(Field Programmable Gate Arrays)器件的结构及其连线资源分布特点,寻找一种能够快速配置测试、具有高测试覆盖率的测试配置设计,文中所提出的连线资源测试配置设计具有很强的延展性,可应用到SPARTAN-II系列的几乎所有型号FPGA,甚至可以延伸应用到VIRTEX系列FPGA的连线资源测试,此种测试配置设计易于计算测试覆盖率,这样的测试开发方法已经成功应用于XC2S100、XC2S150、XCV300等型号FPGA的测试。     

Sharing of SRAM Tables Among NPN-Equivalent LUTs in SRAM-Based FPGAs

This article introduces a novel lookup table (LUT) and its usage in the configurable logic block (CLB) architectures for SRAM-based field-programmable gate array (FPGA) architectures. The proposed CLB allows sharing of SRAM tables of LUTs among NPN-equivalent functions to reduce the size of memories used for storing the functions and also reduces the number of configuration bits required. We measured many different characteristics of FPGAs using our new CLB architecture, including area, delay, routing, and power requirements. We experimentally found that for many different FPGA architectures, CLBs can share one-fourth of their SRAM tables between two basic logic elements (BLEs), which reduced both power consumption and area without negatively affecting routing or wirelength, and there was only a negligible increase in critical path delay of 0.27%. Specifically, we find that FPGAs consisting of CLBs with 16 BLEs and 34 inputs can be implemented with eight normal SRAMs and four SRAMs shared between two BLEs, for an overall reduction of four out of sixteen SRAM tables per CLB. With this new CLB architecture, we measured an approximate reduction in overall power consumption of 2% and an estimated reduction in area of 3%     

Path reuse-aware routing for non-volatile memory based FPGAs

Non-volatile memory-based FPGAs (NV-FPGAs) are expected to replace traditional SRAM-based FPGAs to achieve higher scalability and lower power consumption. Yet the slow write performance of NVMs not only challenges FPGA reconfiguration speed and overhead but also constrains the programming cycles of FPGAs. To efficiently configure switch boxes, the majority component of an FPGA, this paper presents a routing path reuse technique. The reconfiguration cost of routing resources is first modeled mathematically and then minimized through a reuse-aware routing algorithm, which is incorporated into the standard VTR CAD tool. Experiments on standard MCNC and Titan benchmarks show that the proposed scheme is able to achieve as much as 58% path reuse rate and reduce as much as 45% configuration cost for routing resources.     

SIFT特征提取算法的FPGA实时实现

为了在运动目标检测与跟踪系统中能够实时地提取目标的特征点,从而完成图像实时匹配操作,提出了在FPGA实现SIFT特征提取算法。该算法采用SRAM复用技术简化程序,合理设计FPGA各模块结构。此外,该算法采用定点小数来保证算法的精度要求。整个算法在Virtex-5硬件平台上实现,采用verilog语言进行程序的编写和调试。结果分析表明,优化后的SIFT算法能够稳定地在FPGA上实现,同时算法的复杂度得到了降低并达到了精度要求,且具有良好的实时性。     

基于单片机实现FPGA的加载配置

讨论了基于SRAM技术的FPGA可编程逻辑器件的编程方法，并以Altera公司FLEX10系列器件为例，提出一种利用单片机时可编程逻辑器件进行在系统配置方案。该方案成本低廉、简单易行，能在系统复位或上电时自动时器件编程，有效地解决了基于SRAM的FPGA器件掉电易失性问题。     

基于LUT 的SRAM2FPGA 结构研究

作为微电子工业中发展最迅速的一个领域,现场可编程门阵列(FPGA) 的内部结构设计越来越受到业内人士 的关注。为此针对目前普遍采用的基于查找表(LUT) 的SRAM2FPGA ,着重研究了其逻辑模块设计、布线结构设计和 输入输出模块设计,同时也对此类FPGA 基本结构进行了优化设计。     

Run-Time Reconfiguration: A method for enhancing the functional density of SRAM-based FPGAs

One way to further exploit the reconfigurable resources of SRAM FPGAs and increase functional density is to reconfigure them during system operation. This proces is referred to as Run-Time Reconfiguration (RTR). RTR is an approach to system implementation that divides an application or algorithm into time-exclusive operations that are implemented as separate configurations. The Run-Time Reconfiguration Artificial Neural Network (RRANN) is a proof-of-concept system that demonstrates the effectiveness of RTR for implementing neural networks. It implements the popular backpropagation training algorithm as three distinct time-exclusive FPGA configurations: feed-forward, backpropagation and update. System operation consists of sequencing through these three reconfigurationsat run-time, one configuration at a time. RRANN has been fully implemented with Xilinx FPGAs, tested and shown to increase the functional density of a network up to 500% when compared to FPGA-based implementations that do not use RTR.     

基于LUT的SRAM-FPGA结构研究

作为微电子工业中发展最迅速的一个领域，现场可编程门阵列（FPGA）的内部结构设计越来越受到业内人士的关注。为此针对目前普遍采用的基于查找表（LUT）的SRAM－FPGA，着重研究了其逻辑模块设计、布线结构设计和输入输出模块设计，同时也对此类FPGA基本结构进行了优化设计。