基于FPGA的通用FFT处理器的设计

介绍了一种通用的可以在低端或是高端的FPGA上实现N（N=2M,M=2,3,4…）点FFT变换的方法。设计采用基4布斯编码算法和华莱士树算法设计完成了16X16位有符号数并行乘法器,并采用此并行乘法器为核心设计了FFT算法中的基-2蝶形运算单元,设计了串并转化模块、并串转换模块、移位选择模块、溢出检测模块和地址与控制模块等其它模块,并以这些模块和FPGA内部的双口RAM和ROM为基础组成了基-2FFT算法模块。整个模块采用基-2时域抽取,顺序输入,逆序输出的方法;利用Modelsim完成了FFT模块的前后仿真;利用Matlab编写了用于比较仿真结果和Matlab中FFT函数产生的结果的程序,从而验证了仿真结果的正确性。该模块最后能够在Cyclone EP1C6Q240C8型FPGA上稳定运行在60MHz。整个FFT模块能够在183μs左右完成1024点的16位定点复数FFT运算,能够满足一般工程的要求。该方法也可以用于实现更低点数或是更高点数的FFT运算。     

基于FPGA的FFT处理器研究与设计

给出了一种基于GORDIC算法的FFT处理器的设计方案,可实现高速定点实时的FFT运算.该设计以基2时序抽取FFT算法为基础,采用流水线技术来提高整个系统的吞吐率,具有硬件结构简单,配置灵活,器件耦合性低,精度高,系统稳定的特点.该设计已在Ahera芯片EP2C35F672C6上进行了时序仿真,能够满足50MHz的系统时钟.     

基于新型FPGA的FFT设计与实现

在基于FPGA的FFT设计中,为了提高速度,本文提出了用移位寄存器存储旋转因子的方法,并且在Altera公司的Stratix系列的FPGA上做了验证。实验结果表明,该方法和普遍采用ROM做旋转因子存储器的方法相比,大幅提高了FFF的处理速度,能够更好地满足了FFT实时处理的要求。     

基于FPGA的FFT处理器的设计

本文主要研究基于FPGA的数据处理系统,内部包含一个1024点的FFT处理单元.FFT部分采用基四算法,五级级联处理,并通过CORDIC流水线结构使硬件实现较慢的复乘运算转化为移位和加减运算.双端口RAM、只读ROM全部内置在FPGA芯片内部,使整个系统的数据交换和处理速度得以很大提高,合理地协调了资源和速度之间相互制约问题.     

基于超大规模FPGA的FFT设计与实现

在宽带数字接收机中,需要对数字检波输出的信号流进行实时FFT运算。提出了一种用于宽带数字接收机的基于Xilinx的Virtex-IV芯片的高速FFT的设计与实现方法,采用了多级串行流水线结构及优化的数据存取方式,设计出用单片FPGA实现了2048点实数的FFT方案。其完成2048点FFT的时间约为4.57μs,能很好地满足系统处理的实时性要求,在工程实践中有很大的应用前景。     

基于FPGA的新型浮点FFT处理器设计

针对现有FFT算法结构复杂、难以并行扩展的问题,提出了一种改进的FFT算法,在此基础上设计了一种基于浮点运算的FFT处理器,并进行了仿真验证。结果表明,新算法大大简化了系统结构,减少了系统的硬件开销,非常容易并行实现,且显著提高了运算效率,完成一次N点的FFT运算只需要N/2个时钟,完全满足实时信号处理的要求。     

基于FPGA的1024点高性能FFT处理器的设计

为了提高FFT(Fast Fourier Transformation)处理数据的实时性,本文研究了16位1024点FFT并提出了几种有效的优化方案。在Xilinx公司Virtex-E系列FPGA上实现了工作频率50MHz以上、流水线型、基22单路径反馈结构(R22SDF)FFT处理器。仿真和性能评估结果表明本FFT处理器的有较高的性能。     

基于FPGA的FFT处理器的研究与设计

本文利用频域抽取基四算法,运用灵活的硬件描述语言-Verilog HDL作为设计主体.设计并实现一套集成于FPGA内部的FFT处理器.FFT处理器的硬件试验结果表明该处理器的运算结果正确,并且具有较高运算速度.该方法具有设计简单灵活,体积小等优点,可用于雷达处理、高速图像处理和数字通信等应用场合.     

基于FPGA的高速基4FFT设计与实现

针对实时高速信号处理要求,设计并实现了一种基于FPGA的高速流水线结构的基4FFT处理器。根据各种不同基算法的运算量、硬件面积和控制复杂度,选定按时间抽取的基4算法,同时采用单路延时反馈(Single-path Delay Feedback,SDF)流水线结构,提高了处理速度。通过Verilog HDL语言进行模块化描述和验证,结果表明,该FFT处理器具有较高性能。     

高吞吐率浮点FFT处理器的FPGA实现研究

受浮点操作的长流水线延迟及FPGA片上RAM端口数目的限制,传统H可处理器的吞吐率通常只能达到每周期输出一个复数结果。本文用FPGA设计并实现了一种高吞吐率的IEEE754标准单精度浮点FFT处理器,通过改进蝶形计算单元的结构并重新组织FPGA片上RAM的访问,该处理器每周期平均可输出约两个复数计算结果,吞吐率约为传统FFT处理器吞吐率的两倍。对于1024点FFT变换,可在（512＋10）＊10=5220周期内完成。     

FFT算法的一种基于FPGA器件的实现

目前,基于51等系列单片机控制系统由于加入新算法的需求,面临着"升级"的问题.本文结合要求加入FFT算法的一个项目.提供了一种升级方案.同时本文给出了一种FFT算法的具有异步接口的实现.     

FFT处理器的FPGA设计方法

本文阐述了FFT的原理及FFT处理器的结构，深入分析了算法实现过程中数据传输的特点，在一般的实现结构上做了改进，主要介绍利用FPGA及状态机设计方法实现FFT算法，给出了FFT处理器中每个模块的具体设计方法。     

基-2 FFT处理器的FPGA实现

针对当前数字信号处理领域对快速傅里叶变换应用的广泛需求,在对算法原理分析的基础上,给出了8点基-2按时间抽选FFT处理器的实现方案;并综合Xilinx xc3s1500系列芯片,通过Modelsim SE 6.0对程序进行仿真.实验结果表明,该处理器功能实现正确,并且具有较高的运算速度和精度.     

基于FPGA的快速傅立叶变换(FFT)处理器的设计

文章针对目前数字信号处理中大量采用的快速傅立叶变换(FFT)算法采用软件编程来处理的应用现状,在对FFT算法进行分析的基础上,给出了用FPGA(Field Programmable Gate Array)实现的8点32位FFT处理器方案,并得到了系统的仿真结果.最后在Altera公司FLEX10K系列FPGA芯片上成功地实现了综合.     

基于FPGA的FFT计算方法研究

由于目前对快速码捕获速度的要求越来越高,而目前使用比较普遍的码捕获方法是基于FFT的快速码捕获.因此开发出一种快速简单实用的FFT计算方法势在必行.利用FPGA的丰富资源以及灵活的IPCore功能,使设计流程大大简化,为实现FFT算法提供了一种方便快捷的方法.仿真和实验结果证明,该方法准确可靠,计算速度快.