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基于FPGA的通用FFT处理器的设计 总被引:1,自引:0,他引:1
介绍了一种通用的可以在低端或是高端的FPGA上实现N(N=2M,M=2,3,4…)点FFT变换的方法。设计采用基4布斯编码算法和华莱士树算法设计完成了16X16位有符号数并行乘法器,并采用此并行乘法器为核心设计了FFT算法中的基-2蝶形运算单元,设计了串并转化模块、并串转换模块、移位选择模块、溢出检测模块和地址与控制模块等其它模块,并以这些模块和FPGA内部的双口RAM和ROM为基础组成了基-2FFT算法模块。整个模块采用基-2时域抽取,顺序输入,逆序输出的方法;利用Modelsim完成了FFT模块的前后仿真;利用Matlab编写了用于比较仿真结果和Matlab中FFT函数产生的结果的程序,从而验证了仿真结果的正确性。该模块最后能够在Cyclone EP1C6Q240C8型FPGA上稳定运行在60MHz。整个FFT模块能够在183μs左右完成1024点的16位定点复数FFT运算,能够满足一般工程的要求。该方法也可以用于实现更低点数或是更高点数的FFT运算。 相似文献
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System Generator for DSP是Xilinx公司开发的基于Simulink图形环境的DSP开发工具。利用System Generator工具,即使是没有多少FPGA设计经验的设计人员也能够快速开发出高性能的FPGA来实现DSP算法。本文介绍了一种采用XILINX公司的Virtex-2 Pro系列的FPGA芯片实现FFT算法的设计流程,并利用System Generator把FFT算法映射到FPGA资源中。实验表明:该方法具有操作简单、设计灵活、效率高等优点。 相似文献
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本文利用频域抽取基四算法,运用灵活的硬件描述语言-Verilog HDL作为设计主体.设计并实现一套集成于FPGA内部的FFT处理器.FFT处理器的硬件试验结果表明该处理器的运算结果正确,并且具有较高运算速度.该方法具有设计简单灵活,体积小等优点,可用于雷达处理、高速图像处理和数字通信等应用场合. 相似文献
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由于目前对快速码捕获速度的要求越来越高,而目前使用比较普遍的码捕获方法是基于FFT的快速码捕获.因此开发出一种快速简单实用的FFT计算方法势在必行.利用FPGA的丰富资源以及灵活的IPCore功能,使设计流程大大简化,为实现FFT算法提供了一种方便快捷的方法.仿真和实验结果证明,该方法准确可靠,计算速度快. 相似文献
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从分析对比现有FFT实现技术的角度出发,选择采用基2/4/8的单步延迟FFT结构、16位的定点Q15数据表示格式,完成了一种FFT处理器的设计。通过三个选择器实现了变长度设计,同时还进行了乘法单元的优化,用Altera公司的StratixⅡ系列FPGA综合验证了其功能。最终基于Charter标准单元库的0.35μm CMOS工艺进行了实现,采用Synopsis Design Compiler进行了综合,结果表明后仿真功能正确,在50MHz的工作频率下,完成2048、1024、512点FFT分别仅需40.94μs、20.46μs和10.22μs,达到了高速设计的目的。 相似文献
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基于DSP的实数FFT算法研究与实现 总被引:6,自引:0,他引:6
介绍了一种实数快速傅里叶变换(FFT)的设计原理及实现方法,利用输入序列的对称性,将2N点的实数FFT计算转化为N点复数FFT计算,然后将FFT的N点复数输出序列进行适当的运算组合,获得原实数输入的2N点FFT复数输出序列,使FFT的运算量减少了近一半,很大程度上减少了系统的运算时间,解决了信号处理系统要求实时处理与傅里叶变换运算量大之间的矛盾.同时,给出了在TMS320VC5402 DSP上实现实数FFT的软件设计,并比较了执行16,32,64,128,256,512,1024点实数FFT程序代码与相同点数复数FFT的程序代码运行时间.经过实验验证,各项指标均达到了设计要求. 相似文献
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可扩展的旋转因子表及FFT算法 总被引:1,自引:0,他引:1
该文提出了一个用于快速Fourier变换计算的反写码序的旋转因了表,这种旋转因子表具有可扩展性:本质上,这种旋转因子表的分量与变换的点数无关,当点数改变时,这种旋转因子表无须重新计算或者容易扩展;根据这种旋转因子表,该文设计了一个结构规整的基本基4计算2^n点FFT的算法及软件程序,该程序与FFTW软件包进行了对比实验,文中还以蛋白质序列相似性计算为例,对作者的算法与FFTW软件包中的相庆算法进行了对比实验,结果表明,采用该文的算法可节省计算时间约31.7%。 相似文献
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管道腐蚀内检测中超声回波信号具有周期性特点,功率谱估计是重要的数据处理方法之一。基于分裂基的FFT算法具有较小的乘法次数和加法次数,且算法结构较好。采用频率抽取分裂基2/4 FFT算法对管道腐蚀超声内检测回波信号进行了处理.得到管道壁厚数据,经分裂基FFT算法和基2 FFT算法比较,分裂基FFT算法明显减少了数据处理时间,提高了检测速度。理论分析和实验结果表明,该分裂基算法精度高,数据处理速度快,满足管道腐蚀内检测的实时性要求。 相似文献
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We have proposed a reconfigurable high speed and very economical Rapid Single Flux Quantum (RSFQ) superconducting logic design based on the Fast Fourier Transform (FFT) Processor. We have designed a 256 – point FFT processor with the help of a bit-slicing block sharing unit. RSFQ is one of the superconducting device logics comprises of Josephson Junction. The computation complexity of this superconducting FFT is less when the number of points increased. We have proposed three different designs depending on the split radix FFT, the bit-serial radix 2 FFT, and the mixed radix FFT algorithms. The proposed design will slice the 256 – point FFT into eight 32 – point FFT each and each 32 – point FFT is divided into eight 4 – point FFT each for the reduction in hardware cost. For complex multiplication, the computation complexity of our design will be less than N/2 Log2 N for the radix 2 algorithm based on the Block share processing Unit (BSPU) and further, it is reduced for split radix & mixed radix algorithms based on BSPU based RSFQ logic. Due to this, the speed of the processor is improvised compared to general FFT algorithm based semiconductor technology. we have computed and calculated the latency at 10 GHz for our designs. The main aim of this proposed design is to reduce the complex computation time and better performance of the processor with less hardware cost. This proposed design can furthermore continue to several N2 – point by using synchronous clock tree. 相似文献
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A portable parallelization of the Cooley–Tukey FFT algorithm for MIMD multiprocessors is presented. The implementation uses the virtual machine for multiprocessors (VMMP) and PVM portable software packages. Since VMMP provides the same set of services on all target machines, a single version of the parallel FFT code was used for shared memory (25-processor Sequent Symmetry), shared bus (MOS-running distributed UNIX) and distributed memory multiprocessor (transputer network and 64-processor IBM SP2). It is accompanied with detailed performance analysis of the implementations. The algorithm achieved high efficiencies on all target machines. The analysis indicates that most overheads are caused by the target architecture and not by VMMP or PVM inefficiencies. The portability analysis of the FFT provides several important insights. On the message passing architecture, the parallel FFT algorithm can obtain linearly increasing speedup with respect to the number of processors with only a moderate increase in the problem size. The parallel FFT can be executed by any number of processors, but generally the number of processors is much less than the length of the input data. The results indicate that the parallel FFT is portable: it achieves very good speedups on either a shared memory multiprocessor with high memory bandwidth or on a message passing multiprocessor without any change in the programs. © 1998 John Wiley & Sons, Ltd. 相似文献
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An Efficient Two-Dimensional FFT Algorithm 总被引:1,自引:0,他引:1
A new version of the radix-2 row-column method for computing two-dimensional fast Fourier transforms is proposed. It uses a ``multiple vector' FFT algorithm to compute the transforms of all the columns in an array simultaneously while avoiding all trivial multiplications. The minicomputer implementation of the algorithm runs faster than the 2 × 2 vector radix FFT algorithm. Analysis of the numbers of complex additions and multiplications required indicate that implementations of the radix-4 row-column FFT and 4 × 4 vector radix FFT on the same minicomputer would run slower than the multiple vector implementation. 相似文献