一种高效的FFT处理器地址快速生成方法

地址产生器是FFT处理器的主要组成部分,地址快速生成和旋转因子读取次数是它的两个重要指标,但很少有算法能够将其统一起来。本文采取了一种新的操作数地址生成顺序并构造了一种新的FFT循环级数表示方法,基于操作数地址的位倒序方式,提出了一种兼有地址简单快速生成与避免重复读取旋转因子特点的可变长地址生成方法,解决了以往地址产生时生成速度与旋转因子重复读取之间的矛盾,实现了快速和降低系统功耗的统一。     

高基FFT处理器高效地址产生算法

FFT算法是数字信号处理最常用算法,使用FFT处理器是进行FFT运算的重要手段之一。本文针对主基16局部流水的FFT处理器,提出了一种运用于高基FFT处理器的新型地址产生结构,能够进行16~4096点可变长的FFT运算,具有快速灵活的特点,且结构简单,适合FFT处理器中对数据通路控制的实现。     

FFT的快速算法在TMS320C30上的运用

TMC320C30是近几年大量使用的数字信号处理器件。本文介绍了FFT的快速算法在TMS320C30的应用,以及利用该汇编语言调试基4和基2算法的体会。     

一个高效的嵌入式浮点FFT处理器的实现

FFT是数字信号处理中的一种非常重要的算法。本文构造了一个适于嵌入式应用的基16FFT处理器局部流水结构,同时设计实现了一个高效的基4蝶形运算模块。我们的研究应用了局部流水和反馈的思想,使基16FFT蝶形运算模块得以由两个基4/基2蝶形模块组成的反馈流水电路实现,在简化结构的同时提高了处理速度。基4蝶形模块中运算模块的利用率达到100％,而且比传统的基四蝶形模块节省60％以上的资源。     

一种低复杂度的通用FFT处理器

利用R22SDF算法的低复杂度的特点,在其基础上演变出一种通用的FFT算法.该方法可适用于所有的2n点FFT运算.该算法采用流水线结构,以满足数据实时性处理的要求.     

基-2FFT处理器的FPGA实现

针对当前数字信号处理领域对快速傅里叶变换应用的广泛需求,在对算法原理分析的基础上,给出了8点基-2按时间抽选FFT处理器的实现方案;并在Xilinx xc3s 1500系列芯片上进行综合,通过Modelsim SE6．0对程序进行了仿真。实验结果表明,该处理器功能实现正确,并且具有较高的运算速度和精度。     

一种新结构FFT算法及其FPGA实现

本文给出了一种面向FPGA实现的新结构FFT算法,并利用FPGA器件内部丰富的逻辑单元,RAM、ROM和DSP块实现了FFT核心运算的并行化,与利用传统结构实现的FFT相比大大提高了FFT的运算速度,与用DSP实现的FFT相比速度也要快得多。     

基于FPGA的FFT处理器设计

在火车车轮的振动式擦伤检测系统中,经常需要对振动信号进行频谱分析,为实现振动频谱信号的及时输出,在此根据FFT算法中的一种变形运算流图,提出一种基于FPGA的FFT流水线结构,总结了利用流水线结构实现这种FFT运算流图的数据存取规律,并按此结构利用Verilog语言设计了64点数据的6级流水线运算结构。利用振动信号测试数据进行仿真实验,结果表明该设计方法的正确可靠。     

可变长数据全并行FFT地址生成方法

本文通过对混合基4/2 FFT算法的分析,在优化采样数据、旋转因子存储及读取方法的基础上,提出了将N=2m点,m为奇、偶两种情况的地址产生统一于同一函数的算法,并设计了简单的插入值产生及快速插入位置控制电路,从而用一个计数器、同一套地址产生硬件,通过简单的开关模式控制,可实现任意长度FFT变换的地址产生单元,该地址产生单元在一个时钟周期内产生读取所需旋转因子及并行访存4个操作数的地址.本文设计的FFT处理器每周期完成一个基4或2个基2蝶式运算,在吞吐率高、资源少的基础上实现了处理长度可编程的灵活性,同时避免了旋转因子重复读取,降低功耗.     

漫谈数字信号处理器

什么是数字信号处理器 数字信号处理器(DSP)主要针对代表连续信号的数字进行数学运算,以得到相应的处理结果。这种数学运算是以快速叶变换(FFT)为基础,对数字信号进行实时处理。近二十年来,由于集成电路技术的高速发展,使得用硬件来实现各种数字滤波和快速傅立叶变换成为可能,从而使DSP得到了极其迅速的发     

高吞吐率双模浮点可重构FFT处理器设计实现

高吞吐浮点可灵活重构的快速傅里叶变换(FFT)处理器可满足尖端雷达实时成像和高精度科学计算等多种应用需求。与定点FFT相比,浮点运算复杂度更高,使得浮点型FFT的运算吞吐率与其实现面积、功耗之间的矛盾问题尤为突出。鉴于此,为降低运算复杂度,首先将大点数FFT分解成若干个小点数基2^k 级联子级实现,提出分别针对128/256/512/1024/2048点FFT的优化混合基算法。同时,结合所提出同时支持单通道单精度和双通道半精度两种浮点模式的新型融合加减与点乘运算单元,首次提出一款高吞吐率双模浮点可变点FFT处理器结构,并在28 nm标准CMOS工艺下进行设计并实现。实验结果表明,单通道单精度和双通道半精度浮点两种模式下的运算吞吐率和输出平均信号量化噪声比分别为3.478 GSample/s, 135 dB和6.957 GSample/s, 60 dB。归一化吞吐率面积比相比于现有其他浮点FFT实现可提高约12倍。     

SSCA算法中FFT模块的设计与实现

该文介绍了高效循环谱估计算法SSCA（Strip Spectral Correlation Algorithm）中FFT模块的重要作用,给出了一种FFT模块的设计和实现方案。该方案采用定常构形算法,可以很好地满足SSCA算法对FFT核心模块的并行化以及高速运算要求,同时数据处理采用流水线工作方式,大大提高了FFT模块的连续处理数据能力。仿真测试表明,该方案能够满足SSCA算法对FFT模块的运算要求。     

一种基于FPGA的高速短时傅里叶实现

短时傅里叶变换(STFT)由于其算法简单、处理时间短及易于实现等优点,因此其在图像处理、语音分析、信号检测及参数估计等领域获得越来越多应用。通过分析短时傅里叶变换算法原理,设计了一种基于现场可编程逻辑器件(FPGA)的高速短时傅里叶实现结构,该结构充分利用蝶形单元运算特点,在满足时间分辨率及频率分辨率的基础上降低了运算复杂度,并在高速率运行时钟下节省了硬件资源。     

一种高性能FFT处理器的VLSI结构设计

针对高速数字信号处理的特点,研究了一种高性能FFT处理器的硬件结构。计算单元采用基4并行算法,使得基4碟形运算可以在一个时钟周期内完成,极大地提高了计算速度。根据该硬件结构,使用硬件描述语言和采用自顶向下的设计方法,完成了FFT处理器的电路设计。经硬件验证,达到设计要求。在系统时钟频率为100MHz时,1024点复数FFT的计算时间为12.8μs。     

一种短波衰落信道下FSK信号FFT解调方法

对传统FSK信号的多种解调方法进行了简单介绍,在短波衰落信道下,由于多径和衰落的影响,其解调性能严重恶化,甚至不能得到正确的比特流。提出了一种基于时频域的FFT的FSK信号解调方法,利用FSK信号不同频率点处的功率谱峰值进行检测判决,并详细介绍了其实现方法。对其在高斯白噪声下的性能进行了仿真,性能与非相干包络解调理论性能相当,而对衰落信号,相比其他解调方法,此解调方法也可以给出较好的解调效果,适用于工程应用。     

用DSP快速实现自适应滤波器算法

自适应游波器可对信号实现最优的滤波效果。简要介绍了自适应滤波器LMS算法，并结合TI公司的C54X DSP特点阐述了算法的实现过程，以及在编程中时程序代码的优化。通过时一段音频信号的仿真实验证明：时由适应滤波器算法的代码优化使得滤波器的整体滤波效率有了很大的提高。     

An Area-Efficient Design of Variable-Length Fast Fourier Transform Processor

Fast Fourier transform (FFT) plays an important role in the orthogonal frequency division multiplexing (OFDM) communication systems. In this paper, we propose an area-efficient design of variable-length FFT processor which can perform various FFT lengths of 512/1,024/2,048/4,096/8,192 points used in OFDM-based communication systems, such as digital audio broadcasting (DAB), digital video broadcasting-terrestrial (DVB-T) and digital video broadcasting-handheld (DVB-H). To reduce computational complexity and chip area, we develop a new variable-length FFT architecture by devising a mixed-radix algorithm that consist of radix-2, radix-2² and radix-2/4/8 algorithms and optimizing the realization by substructure sharing. Based on this architecture, an area-efficient design of variable-length FFT processor is presented. By synthesized using the UMC 0.18 μm process, the area of the processor is 2.9 mm² and the 8,192-point FFT can be performed correctly up to 50 MHz with power consumption 823 mW under a 1.8 V supply voltage.

基于ADSP-TS101的数字信号处理机实现

介绍一种由高速数字信号处理器(DSP)ADSP TS101实现的雷达数字信号处理机。作为雷达信号处理系统的一部分,主要利用快速傅里叶变换(FFT)算法完成雷达回波中各距离单元内运动目标的积累检测,另外还包括恒虚警处理。系统在设计中较好地利用了DSP芯片的内部资源,充分发挥了DSP芯片的性能,实现高速实时处理,达到较好的系统性能。     

用离散傅里叶变换解调数字调制信号

文中介绍了一种基于离散傅里叶变换的新型数字解调器的设计,并对其进行了仿真。这种数字解调器以离散傅里叶变换为基础,通过对离散傅里叶变换结果中各次谐波幅值的判断可以很准确地从数字调制信号中将数字信号解调出。即使是在调制信号存在很大噪声的情况下,其解调结果的误码率也很小。由于它是对一定频率谐波振幅的分析,因此它适合于对数字二进制振幅键控和数字二进制移频键控信号的解调,是一种不同于传统数字解调器的结构既简单,性能又高的数字解调器。