基于FPGA的半并行FIR滤波器设计

为了提高FIR滤波器的运算速度和降低资源消耗,本文提出了一种新颖的半并行FIR滤波器设计方法。该方法有固定的延时．可以根据滤波器抽头数的不同,得到不同的最高数据输入速率。仿真结果表明,该滤波器设计方法在高速数字下变频器的设计中有较好的性能．并且通过优化设计．可以在一个FPGA实现多个滤波器模块。     

基于FPGA的高速数字FIR滤波器设计

本文在分析传统FIR数字滤波器的基础上,设计了一种面向时序和面积优化的高速数字FIR滤波器结构。和传统的数字FIR滤波器比较,该结构具有速度快,面积小,易于扩展等特点。采用该结构,实现了一个基于FPGA的14阶的数字FIR滤波器。     

基于IP核FIR滤波器的设计与FPGA实现

介绍了一种基于Altera公司IP核进行FIR数字滤波器的参数设计及在FPGA中的快速实现方法。为了达到FIR滤波器的性能要求,介绍了Matlab和IP核中信道冲激响应的阶数和时域系数的设计方法。编程实现了时域卷积运算,并给出了冲激响应和输入数据比特量化的方法和结果。为验证FIR滤波器设计的正确性,分别给出了Matlab和Model Sim中FIR低通滤波器的仿真输入波形和滤波输出波形。仿真结果表明,设计的滤波器通带信号完整,阻带滤波性能良好,该方法具有较好地适用性。     

高采样率FIR数字滤波器的设计与实现

介绍了在数字算法设计和实现中基于FPGA四输入查找表结构的FIR滤波器流水线设计技术,和结合先进的EDA软件进行高效设计的方法与途径,给出了设计的仿真结果。该设计能满足高采样率的要求,设计效率高,对FPGA硬件资源的利用高效合理,且文中提到的基于流水线技术的算法分解方法可推广应用到其它需要高速数字算法实现的领域中,从而充分挖掘和利用FPGA的高速特性。     

数字图像空域滤波算法的FPGA设计与实现

FIR滤波器是一种常用的数字滤波器,数字图像空域滤波算法是图像预处理中常用的处理算法。结合FIR滤波器在数字图像空域滤波算法中的实际应用,研究其在实际的硬件电路设计与FPGA实现中的关键问题,并提出了如何有效缩短设计电路的关键路径和提高数据吞吐率的方法。最后在XINLINX公司的芯片Virtex-ⅡXC2V1000上设计了高速滤波器,实现了数字图像空域滤波算法。     

基于CycloneⅢ构成的分布式FIR滤波器设计与实现

介绍了FIR（有限冲击响应）数字滤波器的原理、结构和设计方法,运用VerilogHDL语言,在CycloneⅢ芯片（EP3C25F324C8NES）上,实现16阶分布式算法的FIR数字滤波器电路的设计。分布式算法FIR数字滤波器是基于ROM查找表,能够极大地减少硬件电路规模,实现流水线处理,提高电路的执行速度。16阶分布式算法的FIR数字滤波器所占CycloneⅢ芯片的资源小于1％,这给在同一块CycloneⅢ芯片上,实现滤波器与其它FPGA设计的综合提供了宽广的发展空间。     

基于FPGA的TDM FIR数字滤波器的设计及硬件实现

介绍了一种可实现对高速率、高采样率信号进行实时处理的滤波器——TDM（Time-Domain Multiplexing）FIR数字滤波器的设计方法,并且给出了一个32阶的高速实时TDM FIR数字滤波器的软件仿真及硬件实现过程。     

基于查阶跃响应表的高效FIR滤波器设计及其FPGA实现

本文提出了一种采用查阶跃响应表方法实现的FIR数字滤波器设计方案,并以一个649阶FIR滤波器的FPGA设计为例,与传统的采用FPGAIPCORE实现方法进行了对比,分析该设计方法在FPGA的资源利用和系统时钟速率上的优势。通过实验数据验证,该方案可以解决现有技术中FIR滤波器需要大量乘法器和加法器的问题,达到了降低FPGA硬件资源使用、提高系统运行效率的效果。     

基于FPGA的高速FIR数字滤波器的设计

采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了功能仿真、时序仿真和综合,并给出了综合的电路框图、资源使用情况以及最高工作频率。通过运用多种优秀的快速算法及流水线技术,可以打破FPGA中缺乏实现乘累加运算有效结构的缺点,实现高速FIR数字滤波器的设计,使FPGA在数字信号处理方面有长足发展。     

多相并行FIR滤波器的FPGA高速实现方法

L路多相并行FIR滤波器的工作速率是单路串行FIR滤波器的L倍,基于多项式分解的多相并行FIR滤波器实现结构简单、计算复杂度小、滤波运算延迟少;针对多相并行FIR滤波器,给出了基于多项式分解的多相并行FIR滤波器优化实现结构的FPGA高速实现方法。归纳、整理和推导了2路至8路基于多项式分解的多相并行滤波器优化实现结构,并针对FPGA实现的具体特点给出了多相并行滤波器优化实现结构的FPGA高速实现方法。通过测试分析可知,给出的基于多项式分解的多相并行FIR滤波器优化实现结构的FPGA高速实现方法能够在FPGA上高速实现多相并行FIR滤波器。     

Design techniques for high-speed multirate multistage FIR digital filters

This paper presents architecture design techniques for implementing both single-rate and multirate high-speed finite impulse response (FIR) digital filters, with emphasis on the multirate multistage interpolated FIR (IFIR) digital filters. Well-known techniques to achieve high-speed and low-power applications for the single-rate digital FIR architecture are summarized, followed by the introduction of variable filter order selection, optimal filter decomposition, memory-saving and mirror symmetric filter pairs techniques which offer further gains in both performance and complexity reduction for the multirate multistage digital FIR architecture. A filter design example with TSMC 0.25?µm standard cell for 64-QAM baseband demodulator shows that the area is reduced by 39% for low-complexity application. Moreover, for high-speed application, the chip can operate at 714?MHz. Finally, a designed decimator which is used in the CDMA cellular shows that the area is reduced by 70% as compared with conventional approach.     

并行数字匹配滤波器的设计

介绍了匹配滤波器原理,分析了匹配滤波并行处理的算法,提出了一种适合高速处理的并行数字匹配滤波器的设计方法。使用Matlab软件进行了仿真,根据仿真结果证明了此设计方法可行。给出了利用可编程门阵列(Field-Programmable Gate Array,FPGA)实现16阶高速并行数字匹配滤波器的方案,指出了实现的要点。在系统中进行了性能测试,结果表明,采用该并行处理算法实现的数字匹配滤波器适合高速信号处理。     

基于FPGA的高阶高速FIR滤波器设计与实现

提出了一种基于FPGA的高阶高速FIR滤波器的设计与实现方法。通过一个169阶的均方根升余弦滚降滤波器的设计,介绍了如何应用流水线技术来设计高阶高速FIR滤波器,并且对所设计的FIR滤波器性能、资源占用进行了分析。     

基于TMS320VC5509DSP的FIR数字滤波器的实现

FIR数字滤波器广泛应用于实时数字信号处理领域.本文介绍了FIR数字滤波器的结构、特点及设计方法,并采用窗函数法设汁了FIR滤波器.利用TMS320VC5509 DSP芯片强大的数字信号处理功能实现了该滤波器.实验表明,此数字滤波器工作稳定,能够满足实时的滤波处理功能.     

Stable pole-zero modeling of long FIR filters with application tothe MMSE-DFE

The problem of approximating a long FIR filter by a reduced-parameter stable pole-zero filter is addressed. We derive a computationally efficient order-recursive algorithm that achieves this task with high accuracy. Our main emphasis is on applying this algorithm to reduce the implementation complexity of the decision feedback equalizer's long FIR feedforward and feedback filters encountered in high-speed data transmission on digital subscriber loops     

基于SRFFT算法的FIR数字滤波器设计及ADSP21160实现

基于分裂基FFT(SRFFT)算法设计FIR数字滤波器，首先将输入信号经A／D转换成数字序列，运用重叠相加法将数字序列分段成固定长度的数据组，然后采用SRFFT算法对固定长度的数据组将时域的卷积运算转换为频域的复乘运算，再利用分裂基IFFlT(SRIFFT)转换回时域，从而达到滤波的效果。基于SRFFT算法的FIR数字滤波器较其他FFT算法大量减少了复乘加运算量，提高了滤波效率。本文设计的滤波器是一个长度为400～500阶的可变FIR数字滤波器，输入信号为采样速率10MHz的复数据，根据系统处理要求，采用2片高速浮点芯片ADSP21160构成多处理器并行系统来实现高速FIR数字滤波器的设计。     

FIR数字滤波器的设计与实现

在数字信号处理中,数字滤波器是一种被广泛使用的信号处理部件。分析了FIR(有限冲激响应)数字滤波器的结构特征,得到了满足系统要求的数字滤波器设计方法,结合实际工程所要求的数字滤波器指标,利用MATLAB对FIR数字滤波器进行了设计和仿真,并根据FIR数字滤波器输出的幅频特性和相频特性图对滤波器的参数进行调整,从而得到满足性能要求的最佳数字滤波器参数。采用DSP芯片实现所设计的FIR数字滤波器。     

模块法设计FIR数字陷波器的一种新方法

在模块法设计ＦＩＲ数字滤波器的基础上，提出一种设计ＦＩＲ数字陷波器的新方法。该方法将数字陷波器等效成为一个全通滤波器减去一个由基本频率单元构成的点通滤波器，进而推导出计算数字陷波器冲激响应的数学公式。该方法具有公式简单、物理概念清晰，陷波点频率不受模块数取整的约束，便于连续控制陷波点频率的优点。与窗口法设计相比，在同等凹口宽度下具有阶数减半的优点。同时，该方法可以推广至带阻滤波器的设计。     

基于FPGA的FIR滤波器的性能研究

目前FIR滤波器的一般设计方法比较繁琐,开发周期长,如果采用设计好的FIR滤波器的IP核,则开发效率大为提高。本方案基于Altera公司的Cyclone Ⅱ系列芯片EP2C8Q208C8N,首先利用MATLAB中的滤波器函数fir2得出需产生的FIR滤波器的系数,再导入FIR IP Core,成功完成了FIR数字滤波器的设计。另外分析了阶数与不均匀采样数据对FPGA资源的影响和对生成FIR滤波器的输出性能的影响,并将实际输出的幅频特性图与我们需要的幅频特性图相比较,验证生成的FIR数字滤波器的性能。