锁相环频率合成器相位噪声分析

频率合成器的相位噪声直接影响动目标雷达的改善因子。本文着重对锁相环频率合成器的相位噪声进行了较全面的分析，并对其中各组成部件的相位噪声也做了分析，分析的结果与实际测量结果基本吻合。文中最后提出了改善ＰＬＬ频率合成器相位噪声的办法。     

锁相式雷达频率合成器的相位噪声分析

本文详细分析混频锁相式雷达频率合成器的各组成部分的相位噪声情况,从中得出了各环节的相位噪声对输出相位噪声的影响,并给出了系统输出的总相位噪声表达式.     

提高锁相频率合成器噪声性能的一种方法

普通单环锁相频率合成器存在鉴相频率提高则输出频率分辨率下降的矛盾，本文提出用输入倍频器提高鉴相频率的方法解决这一矛盾，文中分析了此法对噪声的抑制作用，并给出一组对比实验结果。     

一种低相位噪声的微波频率合成器

本文介绍一种结构紧凑、价格便宜、最主要的是具有低相位噪声的微波频率合成器。它适用于那些对偏离载波近端的相位噪声抑制要求较高的卫星通信系统。这种频率合成器采用了双环路分频式频率合成的方案。     

频率合成器的相位噪声分析

频率合成器被喻为雷达电子系统的"心脏",其相位噪声对设备和系统的性能影响很大.文中简单介绍了频率合成器相位噪声的基本概念.基于频率合成器的基本实现方法,分析了频率合成器中的相位噪声,通过实例说明了不同合成方式频率合成器的相位噪声.时频率合成器的低相噪声设计的工程实现有一定的指导意义.     

频率合成器技术发展动态

介绍了频率合成器的种类、技术发展动态；分析比较了国内外频率合成器的发展现状，并对我国频率合成器的发展提出了建议。     

锁相式频率合成器相位噪声分析与仿真

相位噪声是影响频率合成器性能的重要指标,首先分析了锁相式频率合成器各个组成部分的相位噪声,然后根据相位噪声传输函数,建立了频率合成器相位噪声的精确仿真预测模型.为了验证仿真方法的可靠性,设计了一个输出频率为2GHz的频率源,实验测得的相位噪声曲线和仿真结果非常吻合.     

低相位噪声微波频率合成器的研究

本文讨论了在采用等效微波单环的情况下,如何实现低相位噪声的理论及具休措施。实施方案采用了窄带VCXO环、低噪声倍频源,微波宽带晶体管机械调谐VCO和ECL程序分频器,实现了C波段上两种方案的锁相与频率合成。本文还结合电路实际,提供了一种使相噪最佳的办法,并明确给出了各主要部分对合成器总噪声贡献的综合性曲线,使合成器的相位噪声指标与理论值趋于一致,并达到国内先进水平     

一种降低频率合成器相位噪声的高增益电荷泵

设计了一款低噪声高增益电荷泵,主要用于低相位噪声的频率合成器.在传统的电流转向型电荷泵结构中增加了非镜像结构的低噪声电流源单元,使电荷泵的输出电流呈比例增加,降低电荷泵对频率合成器输出相位噪声的贡献,以进一步降低频率合成器的相位噪声.采用0.18 μm SiGe BiCMOS工艺进行了设计仿真和流片验证.测试结果表明:频率合成器工作在频率为10 GHz时,电荷泵中高增益低噪声电流源关闭和开启情况下,锁相环相位噪声分别为-106.1 dBc/Hz@10 kHz和-108.68 dBc/Hz@10 kHz.实现了通过开启电荷泵中高增益低噪声电流源使锁相环输出相位噪声下降约3 dB的目标.     

基于数字锁相的雷达频率合成器的研究

在分析常规移频反馈数字锁相频率合成器相位噪声的基础上,提出了高频标置于环外、双反馈及倍相反馈等低相噪数字锁相频率合成技术,进行了比较详细的理论分析和讨论,给出了研究结果。     

捷变频低相噪X波段频综设计技术

介绍一种低相噪、捷变频Ｘ波段频率综合器设计方法，并进行理论分析、计算，最后给出测试结果。     

Ku波段低相噪频率源的研制

阐述了Ku波段低相噪锁相频率源的研制过程。在低输入参考频率10 MHz的情况下,输出高达11.8 GHz的点频信号,倍频恶化达到61 dB,如何实现从10 Hz~1 MHz频偏范围内各点的相位噪声指标要求是需要攻克的技术难题。具有超低相噪基底的模拟鉴频鉴相器件HMC440的应用为该项目的成功研制奠定了坚实的基础。     

C波段宽带低噪声频率源的研制

介绍了利用锁相环和混频技术,实现C波段低相噪跳频源的方案,该方案通过两个环路同时实现跳频及混频,步进36MHz,输出频率4428~5220MHz,具有低相位噪声,低杂散等特点。和以往锁相频率合成的不同之处在于:以往混频时采用主环信号4428~5220MHz作为混频器的RF端,而本方案为可以充分抑制辅环杂散,通过放大器将主环信号放大作为混频器的本振LO端。测试结果表明达到系统对项目的指标要求,该频率合成方案是可行的。     

选择低相位噪声频率合成器的最佳带宽

从分析频率合成器的相位噪声入手，研究并给出了线性近似条件下，低相位噪声频率合成器的最佳环路带宽的选择方法，并用Ｖｉｓｕａｌ　Ｃ＋＋开发软件进行计算机辅助分析和验证。     

宽带低相位噪声锁相环型频率合成器的CMOS实现

用0.25μm标准CMOS工艺实现了单次变频数字有线电视调谐器中的频率合成器.它集成了频率合成器中除LC调谐网络和有源滤波器外的其他模块.采用I2C控制三个波段的VCO相互切换,片内自动幅度控制电路和用于提升调谐电压的片外三阶有源滤波器,实现VCO的宽范围稳定输出.改进逻辑结构的双模16/17预分频器提高了电路工作速度.基于环路的行为级模型,对环路参数设计及环路性能评估进行了深入的讨论.流片测试结果表明,该频率合成器的锁定范围为75～830MHz,全波段内在偏离中心频率10kHz处的相位噪声可以达到-90.46dBc/Hz,100kHz处的相位噪声为-115dBc/Hz,参考频率附近杂散小于-90dBc.     

宽带低相位噪声锁相环型频率合成器的CMOS实现

用0.25μm标准CMOS工艺实现了单次变频数字有线电视调谐器中的频率合成器.它集成了频率合成器中除LC调谐网络和有源滤波器外的其他模块.采用I2C控制三个波段的VCO相互切换,片内自动幅度控制电路和用于提升调谐电压的片外三阶有源滤波器,实现VCO的宽范围稳定输出.改进逻辑结构的双模16/17预分频器提高了电路工作速度.基于环路的行为级模型,对环路参数设计及环路性能评估进行了深入的讨论.流片测试结果表明,该频率合成器的锁定范围为75～830MHz,全波段内在偏离中心频率10kHz处的相位噪声可以达到-90.46dBc/Hz,100kHz处的相位噪声为-115dBc/Hz,参考频率附近杂散小于-90dBc.     

基于DDS+PLL的频率合成器设计

简述了用直接数字合成器（DDS）STEL-1173和锁相环（PLL）Q3236所设计的频率合成源的实现方案,重点对硬件设计中的注意事项进行了详细说明,并且对系统的相位噪声和杂散性能做了简要分析,最后给出了系统测试结果。     

一种小步进、低相噪频率合成器设计

综合应用锁相环(PLL)、直接数字合成(DDS)等技术,设计一种具有宽频带、小频率步进、高稳定性、低相位噪声等特点的频率合成器。主要技术指标为:频率步进1 Hz,最大频率控制误差优于4.5×10-4Hz,在10 kHz处相位噪声为-100 dBc/Hz。与传统的多环路设计方法相比,新的设计更能够满足高集成度、低成本、灵活通用的需求。并且可极大提高电路调试效率。