用FPGA实现CORDIC算法的32位浮点三角超越函数之正余弦函数

本文在传统CORDIC算法的基础之上,通过增加迭代次数,对参数进行了优化筛选,提高了运算精度,使设计出的软核能够在精度要求较高的场合中运行,如实时语音、图像信号处理、滤波技术等。输出数据经过IEEE-754标准化处理,能够直接兼容大多数处理器,扩展了其应用范围。最终在Altera公司NiosⅡ处理器中通过增加自定义指令的方式完成了硬件实现。     

高精度正余弦函数的FPGA实现

在研究CORDIC算法的数学基础上,采用流水线的硬件结构实现了该算法,并在Ahera公司的FPGA芯片上进行了验证,使正余弦函数的计算达到了实时性、高精度的要求.该设计模块完全支持超过360°的大角度数据输入,多数数据精度达到了10-9,时钟频率可以达到233.2 MHz.测试结果表明,该系统具有较高的精确度和稳定性.     

基于CORDIC算法的双曲正余弦函数FPGA实现

作为一种快速精确进行超越函数运算的方法,坐标旋转数字计算（CORDIC）算法在现代工程实践中获得了广泛应用。本文简要介绍了该算法的基本原理,给出了具体的计算方法,并以双曲正余弦函数的求取为例,给出了CORDIC算法在FPGA中的实现方法,在集成综合环境（ISE）平台上进行了仿真。结果表明,由于采用了流水线结构,算法精度较高,实时性较好。另外,通过Matlab相应的算法进行了仿真,得出迭代次数和计算误差之间的关系曲线,有助于实际应用中选择迭代次数。     

基于32位浮点正余弦函数的CORDIC算法的优化

通过对正余弦函数实现算法的研究,在传统CORDIC算法的基础上,提出了一种分层次超前进位加法器,并以此为基本单元迭代完成了正余弦函数计算算法的设计。该算法采用TSMC 65 nm gpg工艺,在Synopsys/syn10.03环境中综合实现,通过NC-SIM仿真和流片验证,加法器运算时间由1.8 ns减少到0.42 ns,整个系统运算吞吐量也相应提高了3倍。     

连续相位调制解调器的FPGA实现

针对连续相位调制解调硬件实现复杂度高的问题,提出一种基于FPGA的低复杂度硬件实现方案.该方案中,调制器采用查表法,解调器采用Max-Log-MAP算法.该方案具有复杂度低、速度快、易于生成IP核等优点.利用Xilinx公司的Virtex-2 Pro系列开发板,对调制解调器进行测试,验证了该系统方案的正确性.该设计可作为连续相位调制解调专用集成芯片开发的参考.     

数字式正余弦函数产生器的实现方法

根据雷达光栅显示器的应用要求,提出一种基于FPGA的数字式正余弦函数产生器的解决方案。论述了如何用数字电路来实现正余弦函数计算的过程。方案不但可以用于雷达光栅扫描显示器的坐标变换器,而且适用于通讯领域等其它需要正余弦函数的波形产生器的场合。     

基于CORDIC算法的正余弦运算的FPGA实现

正余弦函数在任意次谐波电流的无锁相环ip-iq检测法中有着重要应用.本文在基于传统的CORDIC算法的理论分析和实验的基础上,提出了一些优化措施.采用VHDL语言完成了正弦函数、余弦函数的运算系统设计,给出了具体计算公式,通过了仿真与适配;利用三角函数的对称性,将输入角度的范围扩大到一个完整的周期.成功地实现了正弦函数...     

基于DSP的基本函数快速计算

在许多数字信号处理中,一般都会有实时性的要求,在满足计算精度条件下,函数的运算速度非常重要。在DSP上实现基本函数的计算方法有多种,通过设计一个简单的查表电路,可以用查表法快速计算函数值,此电路也使函数表的空间扩展不受DSP存储器空间限制。另外,还给出了三角函数、自然对数和平方根函数表的制作方法以及用查表法求基本函数值的过程。     

基于改进型Cordic算法数字下变频FPGA实现

提出了一种基于Cordic算法的数字下变频方法,阐述了Cordic算法的基本原理,为了提高运算速度和减小精度,文中重点叙述了改进型的Cordic算法原理,并通过原理进行了FPGA设计,最后给出了Quartus Ⅱ仿真结果,并在Matlab中得到了验证.     

基于三角函数内插法的Gardner位定时同步环的FPGA实现

位定时同步是全数字接收系统中的关键组成部分,对系统性能有重要影响。Gardner定时同步环结构简单便于工程实现,三角函数内插法结构简单内插精度高。文章将三角函数内插法应用于Gardner定时同步环,降低了实现难度。     

基于FPGA的一种改进型三角超越函数CORDIC实现方式

CORDIC算法将复杂的算术运算转化为简单的加法和移位操作,然后逐步逼近结果。这种方法很好地兼顾了精度、速度,非常适合三角超越函数的硬件实现,但同时也带来硬件资源占用增加的问题。如何尽可能减少CORDIC算法带来的硬件资源占用增加,是利用CORDIC算法实现三角超越函数的关键。本文提出一种改进型三角超越函数CORDIC硬件实现方案,该方案中CORDIC算法IP核利用VHDL语言进行编写,IP核在Modelsim6.5g上通过功能仿真,并且在XUPV5-LX110T FPGA开发板上通过硬件测试,实验结果表明改进的方案可以有效减少CORDIC算法带来的硬件资源占用增加。     

一种CORDIC算法优化及32位浮点反正切函数FPGA实现

通过对反正切函数实现算法的研究,在传统CORDIC算法的基础上,提出了一种以超前进位加法器为基本单元的迭代结构,双时钟输入,完成了反正切函数的ASIC电路设计。该算法采用TSMC55 nm工艺,在Synopsys/syn10.12环境中综合实现。该算法的关键路径由原来的2.9 ns提升至1.3 ns,最高运算频率可以达到769 MHz,即优化后的CORDIC算法比优化前速率提高了2倍多。     

32位单精度浮点乘法器的FPGA实现

采用Verilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和Wallace树结构,提高了乘法器的速度.本文使用Altera Quartus II 4.1 仿真软件,采用的器件是EPF10K100EQ240-1,对乘法器进行了波形仿真,并采用0.5 CMOS工艺进行逻辑综合.     

基于FPGA的全相位FFT和相位推算法频率测量

相位推算法具有良好的测频精度和瞬时性,但受信噪比的影响很大;常规的FFT测频方法,其测频精度取决于FFT变换的点数,且点数越多瞬时性越差。文中结合具有“初相不变性”的全相位FFT变换和相位推算法,设计、仿真并在FPGA平台上实现了一种频率测量方案。功能仿真的结果表明,该方案测频精度高,抗噪性能强,瞬时性较好,具有良好的工程应用价值。     

DSP中的浮点与定点比较

介绍目前常用的DSP定点数据格式和浮点数据格式,对比两种数据格式的优缺点,提出了对其适用场景和格式选型的相关建议。     

32位嵌入式定/浮点乘法器设计

文章提出一种RISC MCU中的32位嵌入式定／浮点乘法器的设计，用于完成32位定／浮点乘除法。利用一种新的改进型三阶Booth算法，并采取Wallace树结构及CSA加法器，与基于二阶Booth算法的设计相比，该乘法器运算速度提高了1／3以上。     

基于QR分解自适应波束形成算法的FPGA实现

为了在当前的通信环境中选择合适的QR分解算法来硬件实现矩阵的求逆,需要提前了解该算法的硬件性能。分析常用于复数QR分解的Givens rotation法和Modified Gram—Schmidt正交法的算法原理和硬件实现。在Xilinx公司的ISE软件上进行两种算法的底层设计和硬件仿真,经过综合在Xilinx的Kintex-7系列的XC7K325T芯片上实现了整个设计。通过对比两种算法的硬件性能后发现,在输入数据宽度相同的前提下,两种算法的误差值相差很小,其中MGS算法的实时性比GR算法差,但是硬件资源消耗更小。因此在对系统实时性要求较高的环境中,选择GR算法更好一些。     

一种计算复数相角的新算法

提出了一种计算复数相角的新算法。该算法利用对三角函数的线性拟合及三角函数的近似式递归迭代,显著地提高了算法的效率及运算结果的精度。与传统算法相比,该算法收敛速度快,运算精度高,可以满足实时处理控制的要求。在普通PC机及高速DSP芯片上的试验也充分验证了这一点。     

微处理器中三角函数及反三角函数的计算方法

本文介绍了一种在微处理器中用二进制定点运算和查表相结合的方法简单实现三角函数和反三角函数运算的方法。与浮点运算方法相比，可大大提高微处理器的运算速度。