面向密码流体系结构的超长指令字可重构研究

可重构密码流体系结构是一种面向密码运算的新型体系结构,但存在着超长指令字(VLIW)代码稀疏和Kernel体积过大的问题。该文以可重构密码流处理架构S-RCCPA为研究平台,通过大量密码算法在S-RCCPA架构上的适配分析,提出了VLIW可重构技术,并设计了Kernel级指令集、VLIW可重构算法及指令可重构单元。实验证明,该技术能够有效提高VLIW的指令密度,同时降低了VLIW的指令宽度,使得整个Kernel体积减小了约33.3%,并将微码存储器的容量由96 kB降为64 kB,有效降低芯片整体面积和系统功耗。     

基于相似性的粗粒度可重构指令压缩

粗粒度可重构架构在能效比方面具有明显优势,然而其指令存储与传输过程的功耗代价过高.实验发现指令间具有明显的相似性,由此本文提出一种基于指令相似性的压缩技术,通过对指令的压缩、传输与解压,可以在不降低性能的前提下,优化架构的功耗和面积.针对同构和异构平台分别提出了指令分发模型和指令寄存器模型的解决方案,结合编译策略优化,最终与两种传统结构相比,面积效率比分别提升36%和181%,功耗效率比分别提升33%和118%.     

面向密码算法的异步可重构结构设计

针对FPGA和ASIC在实现密码算法时的不足之处，本文介绍了一种面向密码算法的异步可重构结构。该结构的运算功能由一个可重构单元阵列提供，数据通路由可重构单元之间的相互连接实现，异步通信采用握手信号完成。在分析握手信号传输延时对可重构结构的影响后，文章提出了一种适合该结构的单元信号传输握手控制电路。同时在单元结构中，使用改进的DSDCVS逻辑来设计其运算电路，减小了单元的面积，提高了单元的工作速度。应用实例表明，在实现密码算法时，面向密码算法的异步可重构结构表现出了比FPGA更好的性能。     

采用预测校正的动态可重构指令Cache

本文提出一种兼顾性能与功耗的cache最优参数检索算法.通过运行时反馈的cache评价指数,预测校正cache参数检索空间与检索顺序,在保证检索效率的同时,提高结果的准确率.该算法可以减少穷举法近80%的迭代次数;同时以损失部分效率为代价,提高降维检索法13.4%的全参数准确率以及40%的容量参数准确率.     

动态可重构高速缓存结构的研究与设计

提出了一种动态可重构高速缓存结构,提升了系统性能;同时,大大降低了功耗。该结构在传统高速缓存上作少量的硬件改动,实现了高速缓存容量、块大小和关联度的动态可配置性。实验结果表明,相对于传统结构,动态可重构高速缓冲存储器在不损失性能的前提下,取得了很好的降低系统功耗的效果。     

用于认知无线电的自适应可重构天线研究

针对未来无线电系统如软件无线电、认知无线电给天线设计特别是可重构天线设计提出的新挑战,提出了一种基于全波/网络混合的可重构天线仿真分析方法.该方法将可重构天线看作多载天线,采用全波仿真分析无加载的天线阵列,将网络分析法与遗传算法相结合分析任意加载可重构天线的网络特性和辐射方向图,并利用该方法对一种矩形环形可重构天线的频率和方向图可重构能力进行了仿真分析.仿真结果表明,矩形环形可重构天线具有频率可重构和方向图可重构的功能,该特性可以使其应用于未来的认知无线电、智能天线等系统中.     

面向动态可重构系统的低能耗调度算法

本文主要研究了动态可重构系统的能耗最优化问题,提出了一种基于蚁群算法的低能耗调度算法(ASR).该算法以蚁群算法的概率状态转移规则为中心,通过设计合理的启发函数(即任务放置策略)达到最小化系统能耗目的.通过实验模拟,与蛮力算法比较后发现,采用提出的ASR调度算法,不仅使得系统损失的总能耗比最优能耗高3%,而且算法复杂度低,运行速度快.     

面向DSP应用的可重构计算

DSP应用的特点是计算密集并适合并行处理,传统的可编程处理器与ASIC在性能和灵活性上各有优劣.因此出现了一种新的计算模式-可重构计算.由于它能将效率和灵活性很好地结合在一起,故正得到广泛的关注和研究.本文在介绍可重构计算的概念和分类的基础上,着重讨论了一些主流的可重构计算系统,分析了各类系统应用于DSP的特点,对可重构计算在计算模型,编译器,映射技术以及开发环境等方面的现状和趋势进行了探讨,并给出了自己的思考.     

可重构计算及可重构编译技术研究

可重构计算是未来高性能计算的发展趋势,它兼具了通用计算的灵活性和专用计算的高效性,充分利用系统资源的同时,又能发挥应用程序的效率。可重构编译是推广可重构计算的关键技术,可重构编译系统能够为传统的软件编程人员提供一个体系结构透明的开发平台,并让用户真正灵活利用可重构计算平台。     

基于多流水线的可重构系统

介绍一种采用多条运算流水线技术的粗粒度动态可重构计算系统．使得能够在时间维和空间维上同时开发算法的循环级并行性。在此基础上研究了可重构器件的细织结构形式以及面向动态可重构的互连网络．并给出了在该系统上求解一般问题（如FIR）的重构与执行过程。最后，为实现算法到结构的自动化映射而初步建立了协同编译器框架并展望了在系统中融合向量技术的前景．     

一种基于流水线的指令Cache优化设计

在现代微处理器的设计中．Cache是整个微处理器性能的决定性因素。本文详细介绍了32位RISC微处理器“龙腾”R2中指令Cache的体系结构．着重研究了其设计和实现问题。为了提高性能,采用了预取技术和流水线技术来优化设计．仿真结果表明得到了预期的效果。     

指令cache体系结构级功耗控制策略研究

 随着工艺尺寸缩小及处理器频率提高,功耗问题已成为当代微处理器设计面临的主要挑战.传统的指令cache(I-Cache)功耗控制策略一般只单独降低指令cache的动态或者静态功耗.提出的两种改进的功耗控制策略,基于昏睡指令cache体系结构,能够更有效地同时降低指令cache的动态和静态功耗.一种称作"使用双预测端口路预测器的多路路预测策略",另一种称作"基于分阶段访问cache的按需唤醒预测策略",分别用于处理器前端流水线级数保持不变和可以增加额外前端流水线级数两种情形.实验结果表明:与传统的策略相比,提出的两种策略具有更优的能量效率,可以在不显著影响处理器性能的前提下,更有效地降低指令cache和处理器的功耗.     

标志预访问和组选择历史相结合的低功耗指令cache

指令cache是处理器的主要耗能部件之一.研究发现,在指令顺序执行的情况下,访问同一cache行只需要访问一次标志存储器,因此标志存储器存在大量空闲周期.本方法利用标志存储器的空闲周期来预先访问地址连续的下一个cache行的标志,从而预先获得cache行命中和组选择信息,这样当真正取下一行的指令时,根据获得的该cache行的标志信息就无需访问没有被选中的数据存储器.预先访问标志存储器的另一个优点是可以加入组预测算法来减少对标志存储器的访问.为了减少短距离跳转时对cache的访问,环形历史缓冲区(CHB)保存了部分组选择结果来获得跳转目标地址的cache行信息.该方法没有性能损失,而且具有硬件实现简单,硬件代价小等优点.该方法已被应用于250MHz的RISC处理器中.     

一种通用DSP单端口指令Cache设计

在一款采用改进HARVARD总线结构的通用DSP中，通过设置一个小型指令CACHE来缓解流水线上的资源冲突。它采用两路组相连结构，仅在流水线上发生资源冲突时才会被访问。出于减小CACHE的面积和功耗考虑，该CACHE采用了单地址端口的设计，也就意味着在同一时钟周期内，CACHE只能完成一次读或写的操作。当读写请求同时发生的时候，必须采用一定的优先策略。本文结合DSP的结构特点，对一些优先策略进行了分析．最后对比了各种策略所付出的代价以及在一些benchmark下的性能．从结果可以看出，通过采取某些策略．诙单端口指令CACHE可以获得与双端口CACHE几乎相同的命中率．     

可重构便携式多媒体通信终端

便携式多媒体通信终端产品将在未来几年内成为消费电子市场的主导，要求在现有的通信类终端产品基础上增强多媒体功能，从硬件结构到软件系统都需做出较大改进，文中在预测其硬件结构为可重构SoC的基础上．详细介绍了目前相关的硬件和软件方面的研究。     

嵌入式可重构DSP处理器的指令译码器设计

在对我们研发的代号为CoStar的嵌入式可重构32位DSP(Digital Signal Processing)处理器的结构作简要介绍的基础上，着重阐述了其指令译码器的设计。文章的重点放在我们提出的一些新颖的设计思想上：为支持CoStar的复杂流水线、SIMD(Single Instruction stream over Multiple Datastreams)和可重构而采用的相对集中的分布式译码、多模式指令复用等技术；为降低译码器的面积和功耗而采用的嵌套式的分类译码、类型合并、译码预判、信号合并等技术。     

一种高效的指令缓存单元架构及其性能分析

为了提高高速DSP或通用处理器的程序执行速度,描述了一种指令缓存单元的有效架构,特别是实现细节和性能分析.因所提出的指令缓存单元是为一种高性能VLIW结构的DSP核而设计,使用了并行的标签比较逻辑和寄存器堆的结构,芯片面积、关键路径延迟、功耗都大大减小.该指令缓存单元使用高层次的RTL(使用Verilog)编码,并由Synopsys的Design Compiler综合,使用不同的StarCoreTM基准程序测试比较,并进行性能分析.比较结果表明,所提出的结构是有效的,适合用于任何高速的处理器核.