WLAN应用的CMOS低噪声放大器设计

采用TSMC0.25μmCMOS工艺设计了一个IEEE802.11a标准无线局域网(WLAN)应用的5.8GHz差分低噪声放大器(LNA)。阐述了LNA的噪声优化和设计过程。采用Agilent ADS仿真,结果显示:2.5V工作电压下,LNA增益为14.6dB,噪声系数为1.72dB,1dB压缩点为-10.2dBm,功耗16.5mW。     

用于物联网双频段低功耗CMOS低噪声放大器设计

设计一种用于物联网双频段的低功耗CMOS低噪声放大器(LNA).为了满足双频段和高增益,设计使用共源共栅(Cascode)结构并利用TSMC 0.18um工艺库进行仿真分析.仿真结果表明,在780MHz和433MHz中心频率下,电路的S11均小于-20dB和S21均大于20dB,并且具有好的稳定性.     

0.18 μm CMOS射频低噪声放大器设计

基于TSMC 0.18μm RFCMOS工艺,设计了一种工作于2.4 GHz频段的低噪声放大器。电路采用Cascode结构,为整个电路提供较高的增益,然后进行了阻抗匹配和噪声系数的性能分析,最后利用ADS2009对其进行了模拟优化。最后仿真结果显示。该放大器的正向功率增益为14 d B,噪声系数小于2 d B,1 d B压缩点为-13 d Bm,功耗为7.8 m W,具有良好的综合性能指标。     

0.18-um CMOS 3.1-10．6GHz超宽带低噪声放大器设计

介绍了一种基于0．18-um CMOS工艺、适用于超宽带无线通信系统接收前端的低噪声放大器。在3．1～10．6GHz的频带范围内对它仿真获得如下结果：最高增益12dB；增益波动小于2dB；输入端口反射系数S11小于-10dB；输出端口反射系数S22小于-15dB；噪声系数NF小于4．6dB。采用1．5V电源供电，功耗为10．5mW。与近期公开发表的超宽带低噪声放大器仿真结果相比较，本电路结构具有工作带宽大、功耗低、输入匹配电路简单的优点。     

0.13微米CMOS双通道超宽带低噪声放大器设计

本文设计了一款超宽带低噪声放大器,并对设计流程进行分析仿真.该低噪放采用双通道结构,有效的输入阻抗匹配、平稳的增益和低噪声等性能可以同时实现.应用ADS工具TSMC 0.13μm CMOS工艺库的仿真结果表明,其最大功率增益为14.2dB,在8GHz频点的IIP3为-4dBm,输入、输出反射系数分别小于-10.2dB和-10.89dB,噪声指数单调下降到1.46dB,并且总功耗和带内最大增益摆幅较低.     

2.4 GHz CMOS低噪声放大器设计

提出并设计了一个2.4 GHz低噪声放大器,该放大器采用TSMC 0.25 μm RF CMOS工艺实现.与传统的共源共栅结构相比,该电路引入了一个电感与级间寄生电容谐振,使整个电路的线性度、噪声系数等     

用于蓝牙系统的0.18μm CMOS低噪声放大器设计

本文给出了一个利用中芯国际0.18μm CMOS工艺设计的用于蓝牙应用的单片低噪声放大器。放大器采用片内集成的螺旋电感实现单片集成的低噪声放大。在1．8V伏电源下,工作电流为2mA,在频率2．4GHz下功率增益大于10dB,输入反射小于-20dB。     

基于噪声抵消技术的宽带低噪声放大器设计

采用0.18μm CMOS工艺,针对DMB-T/H标准数字电视调谐器应用,设计了一个基于噪声抵消技术的宽带低噪声放大器.详细分析了噪声抵消技术的原理,给出了宽带低噪声放大器的设计过程.仿真结果表明,在48～862 MHz频率范围内输入输出反射系数均小于-20 dB,噪声系数低于3 dB,增益大于17 dB,1 dB压缩点为-6dBm.在1.8V电压下,电路功耗为10.8mW.     

2～12 GHz CMOS超宽带低噪声放大器设计

提出了一种基于双反馈电流复用结构的新型CMOS超宽带(UWB)低噪声放大器(LNA),放大器工作在2～12 GHz的超宽带频段,详细分析了输入输出匹配、增益和噪声系数的性能。设计采用TSMC 0.18μm RF CMOS工艺,在1.4 V工作电压下,放大器的直流功耗约为13mW(包括缓冲级)。仿真结果表明,在2～12 GHz频带范围内,功率增益为15.6±1.4 dB,输入、输出回波损耗分别低于-10.4和-11.5 dB,噪声系数(NF)低于3 dB(最小值为1.96 dB),三阶交调点IIP3为-12 dBm,芯片版图面积约为712μm×614μm。     

应用于导航系统的低噪声放大器设计

设计了一个应用于1.57GHz导航系统的高性能的低噪声放大器,电路设计基于SMICRF 0.18umCMOS工艺完成,利用Cadence进行了电路设计和仿真。采用了单端共源共栅结构,该结构较为简单,所用器件较少,便于集成。通过调整输入输出匹配等电路结构显著提升了电路的性能,仿真结果显示17.8dB的增益,0.42dB的噪声系数,8.7dBm的输入三阶交调点。     

一种基于中和电容的60 GHz CMOS差分LNA

针对毫米波频段下硅基CMOS晶体管的栅漏寄生电容严重影响放大器的增益和隔离度的问题,采用交叉耦合中和电容抵消其影响,设计了一款60 GHz三级差分共源极低噪声放大器(LNA)。为减小级间匹配无源器件的损耗,节省芯片面积,采用变压器进行级间耦合。基于SMIC 55 nm RF CMOS工艺,进行了电路原理图和版图的设计与仿真。仿真结果显示,该LNA输入输出匹配良好,功率增益为21.1 dB,3 dB带宽为57.3~61.5 GHz,噪声系数为5.5 dB,输出1 dB压缩点为－0.64 dBm,功耗为34.4 mW,芯片尺寸为390 μm×670 μm。     

CMOS 射频低噪声放大器的设计

讨论了CMOS射频低噪声放大器的相关设计问题,对影响其增益、噪声系数、线性度等性能指标的因素进行了分析,并综述了几种提高其综合性能指标的方法。在此基础上,采用SMIC0．25μm CMOS工艺库,给出了3．8GHz CMOSLNA的设计方案。HSPICE仿真结果表明：电路的功率增益为13．48dB,输入、输出匹配良好,噪声系数为2．9dB,功耗为46．41mw。     

利用Cadence设计COMS低噪声放大器

结合一个2.4 GHz CMOS低噪声放大器(LNA)电路,介绍如何利用Cadence软件系列中的IC 5.1.41完成CMOS低噪声放大器设计.首先给出CMOS低噪声放大器设计的电路参数计算方法,然后结合计算结果,利用Cadence软件进行电路的原理图仿真,并完成了电路版图设计以及后仿真.仿真结果表明,电路的输入/输出均得到较好的匹配.由于寄生参数,使得电路的噪声性能有约3 dB的降低.对利用Cadence软件完成CMOS射频集成电路设计,特别是低噪声放大器设计有较好的参考价值.     

基于CMOS工艺的RFID双频低噪声放大器设计与仿真

设计出一种可应用于RFID系统,同时工作在915 MHz和2.45 GHz的双频段低噪声放大器.该设计以最大程度降低噪声为目标,采用并联LC网络替代传统单一高感值电感,并引入电流复用技术,最终实现高增益低功耗的双频段低噪声放大器的设计目标.仿真结果如下:在915MHz和2.45GHz的频率下,噪声系数均小于0.6dB;S(1,1)小于—15dB;S(2,2)小于—11dB;输入驻波比≤1.4;输出驻波比≤1.8;1dB压缩点约为—16.5dBm.仿真结果表明,在两个频段中的测试结果均优于预期指标的要求,为实际双频段低噪声放大器的设计及优化提供参考。     

一种应用于GPS接收机的全单片CMOS低噪声放大器

采用0.18μm1.8V mixed CMOS工艺设计并实现了一种应用于GPS接收机的CMOS低噪声放大器,采用片内螺旋电感实现输入匹配和单片集成。测试结果表明在1.575GHz时,工作电流8mA,增益20dB,噪声系数小于1.7dB,IIP3为-10dBm。     

低电压低功耗宽带CMOS低噪声放大器的设计

设计了一种应用于宽带(0.8～3.0GHz)接收机的低电压低功耗低噪声放大器。该放大器以折叠的共源共栅结构为基础,采用噪声抵消结构,通过两条并联的等增益支路来抵消匹配器件在输出端所产生的噪声,实现输入阻抗匹配和噪声优化。电路采用0.18μm CMOS工艺,利用Cadence软件进行设计和仿真。结果表明,该低噪声放大器在0.8～3.0GHz带宽范围内噪声系数(NF)小于3.2dB,电压增益(S21)在17.6～18.5dB之间,S11小于-12dB,S22小于-20dB,在0.8V电源电压下,功耗为9.7mW,版图面积为0.18mm2。     

Design of a Sub-mW 960-MHz UWB CMOS LNA

This paper presents a sub-mW ultra-wideband (UWB) fully differential CMOS low-noise amplifier (LNA) operating below 960 MHz for sensor network applications. By utilizing both nMOS and pMOS transistors to boost the transconductance, coupling the input signals to the back-gates of the transistors, and combining the common-gate and shunt-feedback topologies, the LNA achieves 13 dB of power gain, a 3.6 dB minimum noise figure, and -10 dBm of IIP3 with only 0.72 mW of power consumption from a 1.2 V supply     

0.6V CMOS低噪声放大器的设计与优化*

采用SMIC 0.18 μm CMOS工艺设计了一个低电压低功耗的低噪声放大器(Locked Nucleic Acid,LNA).分析了在低电压条件下LNA的线性度提高及噪声优化技术.使用Cadence SpectreRF仿真表明,在2.4 GHz的工作频率下,功率增益为19.65 dB,输入回波损耗S11为-12.18 dB,噪声系数NF为1.2 dB,1 dB压缩点为-17.99 dBm,在0.6V的供电电压下,电路的静态功耗为2.7 mW,表明所设计的LNA在低电压低功耗的条件下具有良好的综合性能.     

增益可调宽带CMOS低噪声放大器设计

设计了一种应用于超宽带系统中的可变增益宽带低噪声放大器。电路中采用了二阶巴特沃斯滤波器作为输入和输出匹配电路;采用了两级共源共栅结构实现电路的放大,并通过控制第二级的电流,实现了在宽频带范围内增益连续可调;采用了多栅管(MGTR),提高了电路的线性度;设计基于SMIC 0.18μm CMOS工艺。仿真结果显示,在频带3~5 GHz的范围内最高增益17 dB,增益波动小于1.8 dB,输入和输出端口反射系数分别小于-10 dB和-14 dB,噪声系数nf小于3.5 dB,当控制电压Vctrl=1.4 V时,IIP3约为2 dBm,电路功耗为16 mW。     

深亚微米CMOS低噪声放大器的设计

通过一个符合性能指标的，用于射频接收系统的CMOS低噪声放大性能的设计，讨论了深亚微米MOSFET的噪声情况，并在满足增旋和功耗的前提下，对低噪声放大噪声性能进行分析和优化，该LNA工作在2.5GHz电源电压，直流功耗为25mW，能够提供19dB的增益（S21），而噪声系数仅为2.5dB，同时输入匹配良好，S11为-45dB，整个电路只采用了一个片外电感使电路保持谐振，此设计结果证明CMOS工艺在射频集成电路设计领域具有可观的潜力。