0.5μm部分耗尽SOI MOSFET中的寄生双极效应

0.5μm部分耗尽SOI MOSFET的寄生双极效应严重影响了SOI器件和电路的抗单粒子和抗瞬态γ辐射能力。文中显示,影响0.5μm部分耗尽SOI NMOSFET寄生的双极器件特性的因素很多,包括NMOSFET的栅上电压、漏端电压和体接触等,尤其以体接触最为关键。在器件处于浮体状态时,0.5μm SOI NMOSFET的寄生双极器件很容易被触发,导致单管闭锁。因此,在设计抗辐射SOI电路时,需要尽量降低SOI NMOSFET寄生双极效应,以提高电路的抗单粒子和抗瞬态γ辐射能力。     

全耗尽CMOS/SOI工艺

对全耗尽 CMOS/ SOI工艺进行了研究 ,成功地开发出成套全耗尽 CMOS/ SOI抗辐照工艺 .其关键工艺技术包括 :氮化 H2 - O2 合成薄栅氧、双栅和注 Ge硅化物等技术 .经过工艺投片 ,获得性能良好的抗辐照 CMOS/ SOI器件和电路 (包括 10 1级环振、2 0 0 0门门海阵列等 ) ,其中 ,n MOS:Vt=0 .7V,Vds=4 .5～ 5 .2 V,μeff=4 6 5 cm2 / (V· s) ,p MOS:Vt=- 0 .8V ,Vds=- 5～ - 6 .3V,μeff=2 6 4 cm2 / (V· s) .当工作电压为 5 V时 ,0 .8μm环振单级延迟为 4 5 ps     

全耗尽CMOS/SOI工艺

对全耗尽CMOS/SOI工艺进行了研究,成功地开发出成套全耗尽 CMOS/SOI抗辐照工艺.其关键工艺技术包括:氮化H2-O2合成薄栅氧、双栅和注Ge硅化物等技术.经过工艺投片,获得性能良好的抗辐照CMOS/SOI器件和电路(包括101级环振、2000门门海阵列等),其中,nMOS:Vt=0.7V,Vds=4.5～5.2V,μeff=465cm2/(V*s),pMOS:Vt=-0.8V,Vds=-5～-6.3V,μeff=264cm2/(V*s).当工作电压为5V时,0.8μm环振单级延迟为45ps.     

Ga_(1-x)Al_xAs/GaAs异质结构二维电子气晶体管(TEGFET)

制备了耗尽型和增强型TEGFET,耗尽TEGFE单栅长1μm,其室温跨导g_m=90mS/mm;双栅栅长均为2μm。g_m=75mS/mm。双栅的结果优于本实验室相同结构与尺寸的离子注入型常规双栅MESFET与高掺杂沟道MIS结构肖特基势垒FET的实验结果。双栅耗尽型器件在77K下跨导增加到1.7倍。双栅增强型的TEGFET在室温0.6V栅偏压下,g_m=63mS/mm,在77K下增加到1.4倍。如器件中出现平行电导时,则器件性能退化,它不但使跨导降低,且随栅编压变化很大。文中讨论了这一现象。     

部分耗尽CMOS/SOI工艺

对部分耗尽 CMOS/ SOI工艺进行了研究 ,成功地开发出成套部分耗尽 CMOS/ SOI抗辐照工艺 .其关键工艺技术包括 :PBL (Poly- Buffered L OCOS)隔离、沟道工程和双层布线等技术 .经过工艺投片 ,获得性能良好的抗辐照 CMOS/ SOI器件和电路 (包括 10 1级环振、 5 0 0 0门门海阵列和 6 4K CMOS/ SOI静态存储器 ) .其中 ,NMOS:Vt=1.2 V ,BVds=7.5— 9V ,μeff=42 5 cm2 / (V· s) ,PMOS:Vt=- 0 . 9V,BVds=14— 16 V,μeff=2 40 cm2 /(V· s) ,当工作电压为 5 V时 ,0 .8μm环振单级延迟为 10 6 ps,SOI 6 4K CMOS静态存储器数据读取时间为 40 ns     

薄栅氧化层0.25μm RF PDSOI NMOSFETs电离总剂量辐照效应研究

本文研制了一种与0.1μm SOI CMOS工艺兼容的射频PD SOI NMOSFET,并分析了电离总剂量辐照对四种不同结构射频器件的静态特性和频率特性的影响,分别包括前/背栅阈值、泄漏电流、跨导,输出特性以及交流小信号电流增益和最大有效/稳定增益。实验表明,在室温环境下经过总剂量为1Mrad(Si)的g射线辐照,所有的射频PDSOI NMOSFET的静态和射频特性均表现出明显退化,其中以浮体NMOSFET变化最大。虽然损失了部分驱动电流、开关速度和高频特性,LBBC型体接触结构的射频器件仍表现出优于GBBC和BTS型体接触结构的射频器件的抗电离总剂量辐照的能力。     

0.1μm栅长低温工作MOSFET

<正> 在1988年国际固体器件和材料会议上,美国IBM公司G.A.Sai-Halasz报告了0.1μm栅长NMOS FET的性能。器件在77K下最大跨导gm为940μS/μm(栅长0.07μm)和770μS/μm(栅长0.1μm)。在室温下gm分别为590μS/μm和505μ/μm。这是FET器件中最高测量值。在栅长和跨导关系测量中,在77K下当栅长小于0.1μm时明显出现速度过冲效应。     

一种单基极引出结构的硅晶体管

为研究单基极薄基区晶体管的特性,设计了一种单侧基极引出结构薄基区的晶体管,在p型SOI衬底上全离子注入实现了基区宽度为80nm的npn纵向结构,基区的平均浓度为1018cm-3.经过版图设计和工艺流片,在2μm实验工艺线上研制了这种器件.基极采用电压输入,Vbe在1.1V附近,跨导和电流增益都达到峰值,小信号电流增益βac(ΔIc/ΔIb)=2.7,小信号跨导gmac(ΔIc/Δvbe)=0.45mS,且gmac/gm(Ic/Vbe)比βac/β(Ic/Ib)大得多,跨导比电流增益更能准确地描述器件特性,这种器件更倾向于电压控制型器件,特别适用于数字电路的开发和应用.     

45ps的超高速全耗尽CMOS/SOI环振

亚微米全耗尽SOI(FDSOI)CMOS器件和电路经过工艺投片,取得良好的结果,其中工作电压为5V时,0.8μm全耗尽CMOS/S0I101级环振的单级延迟仅为45ps;随着硅层厚度的减薄和沟道长度的缩小,电路速度得以提高,0.8μm全耗尽CMOS/SOI环振比0.8μm部分耗尽CMOS/SOI环振快30%,比1μm全耗尽CMOS/SOI环振速度提高15%.     

一种单基极引出结构的硅晶体管

为研究单基极薄基区晶体管的特性，设计了一种单侧基极引出结构薄基区的晶体管，在p型SOI衬底上全离子注入实现了基区宽度为80nm的npn纵向结构，基区的平均浓度为1e18cm－3．经过版图设计和工艺流片，在2μm实验工艺线上研制了这种器件．基极采用电压输入，Vbe在1.1V附近，跨导和电流增益都达到峰值，小信号电流增益βac(ΔIc/ΔIb)=2.7，小信号跨导gmac(ΔIc/ΔVbe)=0.45mS，且gmac/gm(Ic/Vbe)比βac/β(Ic/Ib)大得多，跨导比电流增益更能准确地描述器件特性，这种器件更倾向于电压控制型器件，特别适用于数字电路的开发和应用．     

45ps的超高速全耗尽CMOS/SOI环振

亚微米全耗尽 SOI( FDSOI) CMOS器件和电路经过工艺投片 ,取得良好的结果 ,其中工作电压为 5V时 ,0 .8μm全耗尽 CMOS/ SOI1 0 1级环振的单级延迟仅为 45ps;随着硅层厚度的减薄和沟道长度的缩小 ,电路速度得以提高 ,0 .8μm全耗尽 CMOS/ SOI环振比 0 .8μm部分耗尽 CMOS/ SOI环振快 30 % ,比 1 μm全耗尽 CMOS/ SOI环振速度提高 1 5% .     

铁电栅材料GaN基场效应晶体管的特性

针对铁电薄膜/GaN基FET结构,利用数值方法研究了铁电栅材料自发极化强度PS变化对GaN基表面电子浓度nS和场效应晶体管转移特性Id-Vg的影响,给出了典型PS和εr值下跨导gm与Vg的关系。结果表明:零栅压下,nS在随PS(0～±59μC/cm2)变化时有4～6个数量级的提高或降低;当Vg=0.65V、PS为-26～26μC/cm2时,nS提高约4个数量级;负栅压下,nS因受引起电子耗尽的PS的影响而降低6～7个数量级,而PS未对Id-Vg产生明显影响,跨导gm在1V左右的栅偏压下达到最大值。这些结果对利用铁电极化和退极化可能改善新型器件性能的研究具有重要意义。     

GaAs自对准高温栅全离子注入运放差分输入电路研究

本文主要从事GaAs自对准高温栅全离子注入技术(SAG)的研究,并以此工艺为基础,制作了WSi_xN_y/GaAs SBD,栅长分别是0.8μm和0.5μm的MESFET和GaAs.高速运算放大器差分输入电路.其中制造的耗尽型MESFET,栅长0.8μm,栅宽25μm,夹断电压V_P=-2.5V,跨导gm达170mS/mm栅宽,饱和压降V_(dss)仅0.7V,漏源击穿电压BV_(dx)达6V.制造的GaAs运放差分输入电路,最大直流增益30dB,在1GHz下仍有29dB的增益,平均直流增益22dB,输入失偏较小,电源8～12V可调,其性能达国外1985年实验室研制水平.在电路设计中,采用SPICE3a7程序,成功地进行了GaAs差分输入电路模拟和设计.     

埋部分P+层背栅SOI高压器件新结构

提出了一种埋部分P+层的背栅SOI(Buried Partial P+ layer SOI,BPP+SOI)高压器件新结构.部分P+层的引入不仅有效地增强了源端埋氧层电场,而且还降低了源端PN结表面电场,使器件击穿电压随背栅压的增加而大幅增加,比导通电阻也显著降低.仿真结果表明,在漂移区长度为150μm,背栅压为650V时,BPP+SOI的耐压较常规结构提高了84.9%;在漂移区为120μm,耐压相同的情况下,BPP+SOI的比导通电阻较常规结构降低了31%.     

利用改善的体连接技术制备SOI LDMOSFET

对功率器件中常用的体连接技术进行了改进,利用一次硼离子注入技术形成体连接.采用与常规1μm SOI(硅-绝缘体)CMOS工艺兼容的工艺流程,在SIMOX SOI片上制备了LDMOS结构的功率器件.器件的输出特性曲线在饱和区平滑,未呈现翘曲现象,说明形成的体连接有效地抑制了部分耗尽器件的浮体效应.当漂移区长度为2μm时,开态击穿电压达到10V,最大跨导17.5mS/mm.当漏偏压为5V时,SOI器件的泄漏电流数量级为1nA,而相应体硅结构器件的泄漏电流为1000nA.电学性能表明,这种改善的体连接技术能制备出高性能的SOI功率器件.     

耗尽型选择性掺杂异质结晶体管

设计和研制了耗尽型选择性掺杂异质结晶体管。外延选择性掺杂材料是由本所Fs-Ⅲ型分子束外延炉生长的。制作器件的材料在室温下,霍尔测量的电子迁移率为6500cm2/vs,二维薄层电子浓度ns=91011cm2。在77K时n=75000cm2/vs。测量了具有栅长1.21.5m,栅宽2180m耗尽型异质结器件的直流特性和器件的跨导,室温下gm=110～130ms/mm,而低温77K时,可达到200ms/mm。     

0.5μm SOI CMOS器件和电路

研究了0.5μm SOI CMOS器件和电路,开发出成套的0.5μm SOI CMOS工艺.经过工艺投片,获得了性能良好的器件和电路,其中当工作电压为3V时,0.5μm 101级环振单级延迟为42ps.同时,对部分耗尽SOI器件特性,如“浮体”效应、“kink”效应和反常亚阈值特性进行了讨论.     

一种具有双面界面电荷岛结构的SOI高压器件

首次提出一种新的具有双面界面电荷岛结构的SOI高压器件(DCI SOI).该结构在SOI器件介质层上下界面分别注入形成一系列等距的高浓度n+区及p+区.器件外加高压时,纵向电场所形成的反型电荷将被未耗尽n+区内高浓度的电离施主束缚在介质层上界面,同时在下界面积累感应电子.引入的界面电荷对介质层电场(EI)产生附加增强场(ΔEI),使介质层承受更高耐压,同时对顶层硅电场(ES)产生附加削弱场(ΔES),避免在硅层提前击穿,从而有效提高器件的击穿电压(BV).详细研究DCI SOI工作机理及相关结构参数对击穿电压的影响,在5 μm介质层、1 μm顶层硅上仿真获得750 V高耐压,较常规结构提高254.4%,其中,附加场ΔEI和ΔES分别达到642.5 V/μm和24 V/μm.     

超深亚微米SOI总剂量效应泄漏电流模型

总剂量辐射效应会导致绝缘体上硅金属氧化物半导体场效应晶体管(SOI MOSFET)器件的阈值电压漂移、泄漏电流增大等退化特性。浅沟槽隔离(STI)漏电是器件退化的主要因素,会形成漏极到源极的寄生晶体管。针对130 nm部分耗尽(PD) SOI NMOSFET器件的总剂量辐射退化特性,建立了一个包含总剂量辐射效应的通用模拟电路仿真器(SPICE)模型。在BSIM SOI标准工艺集约模型的基础上,增加了STI寄生晶体管泄漏电流模型,并考虑了辐射陷阱电荷引起寄生晶体管的等效栅宽和栅氧厚度的变化。通过与不同漏压下、不同宽长比的器件退化特性的实验结果对比,该模型能够准确反映器件辐射前后的漏电流特性变化,为器件的抗辐射设计提供参考依据。     

SOINMOSFET沟道热载流子的应力损伤

研究了沟道热载流子应力所引起的SOI NMOSFET的损伤,发现在中栅压应力（Vg≈Vd/2）和高栅压应力（Vg≈Vd）条件下,器件损伤表面出单一的幂律规律;而在低栅压应力（Vgs≈Vth)下,多特性的退化规律便会表现出来。同时,应力漏电压的升高、应力时间的延续都会导致退化特性的改变。这使预测SOI器件的寿命变得非常困难。