交换结构中的可重构缓存机制

大量研究集中在路由器对缓存区容量设置的理论需求上,可重构缓存则借助可重构系统按需分配的思想,试图从实现机制上提高缓存利用率以改善系统性能。现有固定缓存的交换结构,在大量缓存区空闲时仍可能有某些端口因较大突发流量而大量分组丢失。为此引入缓存的重构机制,打破端口对缓存单元的私有独占,按各端口的实际缓存需求量来实时重构,分析和实验结果表明,运用该机制可有效解决缓存资源浪费现象,在获得同等抗突发性能的条件下,节约大量存储单元,大大提高路由器交换系统中存储单元的利用率。     

叠层交换的研究与实现

各种高速交换网络对大容量高性能的核心交换结构需求越来越强烈,在综合分析各种交换结构的基础上提出了一种新颖的叠层交换交换架构,描述了叠层交换的设计思想、实施原理框图和算法,然后对叠层交换的阻塞特性、优先级算法、组播和通播、资源等性能进行了分析和讨论,给出了一个8×8的叠层交换结构的FPGA设计实现范例,分析了其在工程应用中集成度高、成本低的优势,最后展望了叠层交换的应用领域和发展前景。     

光分组交换网络中的光缓存技术研究

论述了全光缓存技术在光分组交换(OPS)网络中的应用,以及光缓存器在分组交换节点的各种配置结构,实现全光缓存的关键技术等。最后对全光缓存器的发展方向作了展望。     

大规模网络数据存储系统的设计与实现

当前的网络数据存储系统在处理大规模数据时需要较长时间,增加了网络数据存储周期,存储性能较差。因此设计并实现一种大规模网络数据存储系统,该系统主要包括A/D高速采集模块、FLASH存储模块和FPGA数据接收模块。A/D高速采集模块采集大规模网络数据,采用FPGA数据接收模块对采集到的网络数据进行接收和处理,过滤其中的噪声因素,再将处理好的网络数据保存在FLASH存储模块中。依据三层架构模式设计大规模网络数据存储系统软件架构,并给出了业务逻辑层完成数据传递的关键代码。实验结果表明,所设计的大规模网络数据存储系统具有较高的数据存储和读取速度,能够实现网络数据的负载均衡存储。     

缓存淘汰算法研究

在海量数据系统中,海量数据受缓存大小的限制会出现缓存满的情况,淘汰数据的选择就变得非常关键,会影响缓存未命中的次数,从而影响整个系统的性能,因此需要选择合适的缓存数据淘汰算法。本文通过对常用缓存淘汰算法的原理、适用场景和优缺点进行分析对比研究,为缓存淘汰算法的选择提供帮助。     

基于层次划分的CCN网络缓存存储策略

针对如何提高内容中心网络网内缓存性能的问题,提出一种基于层次划分的轻量协作的缓存存储策略。该策略通过Interest分组、Data分组以及路由器本地PIT表三者的协作把内容划分为多种优先级层级,使不同内容缓存在沿途的不同路由器。实验证明该策略可以有效地减少访问跳数,提高平均缓存命中率,降低服务器负载。     

高速数据采集系统中高速缓存与海量缓存的实现

探讨了高速数据采集系统中高速采样缓存的重要性和实现途径 ,阐述了基于ADSP -21065L的并行多通道数据采集板上高速采样缓存的设计与电路结构 ,给出了采用FPGA实现通道复用和采样数据预处理 ,从而构造16MB的SDRAM海量缓存以将高速缓存中的多批次采样数据经AD SP -21065L倒入SDRAM存储的实现方法     

QDR SRAM控制器的设计与FPGA实现

介绍一种新型静态存储器——QDR（Quad Data Rate）SRAM的存储器结构、与系统的接口连接、主要的操作时序。参考实际QDR存储器内部组成。利用FPGA实现存储器控制器的设计实现。旨在通过FPGA的快速、灵活、容易修改的特点，设计并实现在高速数据通信系统中，QDR静态存储器用于处理器和接口连接的外设之间的数据交换。着重分析QDR控制器的读／写操作状态机。     

一种无匹配时间损耗的DFA压缩算法的研究与实现

高性能深度包检测系统使用确定型有穷自动机DFA(Deterministic Finite Automata)来执行数据包的检测过程.然而,DFA所带来的存储消耗问题使其难以适用于片内资源稀缺的FPGA.目前已存在多种算法着眼于解决DFA的空间爆炸问题,但是其在带来较好压缩率的同时,也在一定程度上影响到了系统的检测速度.本文提出了一种无匹配时间损耗的DFA压缩算法,并在此基础上,基于FPGA硬件平台,设计实现了单个DFA匹配引擎.实验测试结果表明,本文所设计的算法,在未影响整个系统匹配性能的前提下,可以实现10%～30%左右的压缩率.     

Store-and-Forward Buffer Requirements in a Packet Switching Network

Previous analytic models for packet switching networks have always assumed infinite storage capacity in store-store-and-forward (S/F) nodes. In this paper, we relax this assumption and present a model for a packet switching network in which each node has a finite pool of S/F buffers. A packet arriving at a node in which all S/F buffers are temporarily filled is discarded. The channel transmission control mechanisms of positive acknowledgment and time-out of packets are included in this model. Individual S/F nodes are analyzed separately as queueing networks with different classes of packets. The single node results are interfaced by imposing a continuity of flow constraint. A heuristic algorithm for determining a balanced assignment of nodal S/F buffer capacities is proposed. Numerical results for the performance of a 19 node network are illustrated.     

GPRS网络管理系统的研究与实现

本文研究GPRS网络结构,传输和信令协议平台、承载业务;提出了GPRS网络的部分关键性能指标,并作为网络管理的重要依据;提出了GPRS网管系统总体设计的思路和面向业务的网络管理系统体系结构。     

网络与交换标准研究概况

本概述了信息产业部网络与交换标准研究组的标准研究进展。     

光分组交换网络中光纤延迟线缓存技术

光分组交换网是全光网络发展的必然趋势.然而,光分组交换网络发展的瓶颈是光缓存技术.目前,在光域比较现实的还是采用光纤延迟线(FDL)作光缓存.重点研究了光纤延迟线光缓存技术,对FDL光缓存技术进行了深入的分析和归纳,并对每一种光纤延迟线光缓存调度策略的优缺点都进行了细致的分析.最后指出了光纤延迟线光缓存技术的未来研究重点和发展方向.     

低速CPU系统中高速采样与海量缓存的实现

高速数据采集在各工业领域有着广泛的应用,高速、高性能元器件价格昂贵,采购困难.在成本敏感、设计期限紧张的前提下,如何利用常见的元器件,既能满足采样速率的要求,又有较大的缓存空间,是设计人员经常遇到的问题.本文提出了一种高速采样与海量缓存的实现方法,该方法以低速器件的协调工作获得高速的采样率,并可以不受MCU速度与寻址空间的制约.根据本方法设计的电路总体工作频率不高,降低了对单个元器件性能的要求,电路的可靠性大为提高.     

IP网网络拓扑生成的设计与实现

本文结合CHINANET第三期扩容工程的网管项目开发,对网络拓扑生成与显示这一关键问题进行详细的阐述,从方案比较,实现原理到具体设计流程,结合实际网络运行结果肯定了该系统设计的可行性和实用性,对从事网管系统设计开发的工程技术人员有一定的参考价值。     

PID神经网络的VHDL实现

PID神经网络模块是单变量或多变量非线性PID神经网络控制器的核心部分.从分析PID神经网络的设计原理入手,给出了PID神经网络实现的环形电路结构,采用自顶向下的设计方法,利用VHDL语言设计和实现了3层PID神经网络模块.仿真结果表明该模块功能完全正确.综合结果表明,该网络的实现仅使用了175个LE和9个嵌入式硬件乘法器,最高时钟频率可达116 MHz.     

交换网ARP欺骗自动检测系统的设计与实现

由于ARP协议在设计时存在的安全漏洞,如何解决ARP漏洞是内网安全研究的重要课题之一.文中在详细分析ARP欺骗技术的基础上,设计和实现了一种交换网ARP欺骗快速自动检测系统,对ARP欺骗及时警报并快速定位欺骗源IP地址,不仅可维护本机安全,还可扩大到交换网范围内检测整个网络.     

OFDM块状导频信道估计的研究及FPGA实现

正交频分复用（OFDM）技术以其抗多径衰落和高频带利用率的优点被广泛关注。由于在移动通信中信道的特性随时间变化,为了提高通信效率和通信质量,必须进行信道估计。考虑到块状导频信道估计算法适合于慢衰落信道的特点,提出了基于FPGA的块状导频信道估计算法的实现,得到一种既能保证性能和速度又适合硬件实现的简单算法,避免了繁琐的复数除法运算,节省了硬件资源。     

AES加密算法在AP中的设计和实现

随着无线局域网(WLAN)的发展,其信息的安全也越来越受重视.AES作为无线局域网通信协议的核心加密算法,如何用硬件实现并应用在通信产品中尤为重要.文中在概述了AES(高级加密标准)算法基本原理的基础上,以FPGA为硬件平台,Altera公司的Quartus Ⅱ为工具,设计了AES加密算法在Ap(Access Point)中的硬件实现.实现了AES加密解密电路的顺序循环方式和两级流水线方式设计,并对这两种实现方式进行了比较.结果表明采用流水线方式设计虽然增加了资源消耗,但是明显的提高了速度.