一款可综合全数字锁相环设计与分析

全数字锁相环ADPLL拥有较高的集成度、灵活的配置性和快速的工艺可移植性,可以解决模拟电路中无源器件面积过大、抗噪声能力不强、锁定速度慢以及工艺的移植性差等瓶颈问题。在纳米工艺下,单级反相器的最小延时已经达到10ps以内,大大改善了全数字锁相环的抖动性能。提出了一款面向高性能微处理器应用的全数字锁相环结构,并对该结构进行了频域建模和噪声分析。该结构完全采用标准单元设计,最高频率可达到2.4GHz,抖动性能达到ps级别。     

一款面向高性能SOC应用的高精度全数字锁相环设计

锁相环（PLL）是高性能SOC中必不可少的器件,为芯片提供系统时钟。提出了一款面向高性能SOC应用的高精度全数字锁相环结构,并采用了全新的高精度时间数字转换器(TDC)结构提高鉴相精度,降低TDC的相位噪声,改善了锁相环抖动性能。在先进工艺下完全采用数字标准单元实现了此全数字锁相环系统,解决了模拟电路中无源器件面积过大、抗噪声能力不强以及工艺移植性差等瓶颈问题。该系统最高频率可达到2.6 GHz,抖动性能小于2 ps。     

一种低抖动快锁定的时钟数据恢复电路设计

采用TSMC 0.13μm CMOS工艺,设计了一种基于延迟锁相环(DLL)与锁相环(PLL)混合技术的时钟数据恢复(CDR)电路。它结合延迟锁相环电路追踪速度快和锁相环电路抖动抑制能力强的特点,与通常基于二阶锁相环结构的电路相比,在输出抖动相同的情况下,具有更快的锁定时间。仿真结果表明该电路可以成功恢复出480 MHz伪随机数据,数据峰峰值抖动约为39 ps,即相对抖动约为0.02 UI,锁定时间约为793 ns,较二阶锁相环结构的电路提升了32%。芯片核心电路面积为0.15 mm2,1.2 V电源供电下消耗功耗6.9 m W。     

基于Verilog-A的Sigma Delta系统行为级建模

介绍Verilog-A设计语言的特点,基于Sigma Delta系统介绍分级设计思想.分析开关电容型Sigma Delta调制器的非理想特性,主要包括时钟抖动、开关热噪声、运放增益、摆率等.在建立各自噪声模型的基础上,基于Verilog-A对二阶Sigma Delta系统行为级完整建模,通过仿真结果的比对,验证Verilog-A建模,总结其可准确预测指标并在一定程度上有效地削减仿真时间的优点.     

一个改进型CMOS电荷泵锁相环的设计

本文针对传统电荷泵电路的非理想效应,对CMOS锁相环中的电荷泵电路进行了改进,设计了一种采用电流控制技术的新型pump-up电荷泵.采用标准chartered 0.35um/3.3V模型,通过Cadence Spectre仿真,仿真结果显示,该锁相环有效地抑制了电荷共享和电流失配非理想特性的影响,消除了锁相环输出抖动,可稳定输出13.56MHz时钟信号,稳定时间小于11.2us,功耗小于 18mW.     

基于IBIS模型的多路脉冲信号源ADS仿真

使用高速比较器+两级时钟扇出buffer+比较器输出CMOS电平方案,利用ADS的Integrity–IBIS模块,搭建了80台示波器用脉冲信号源。介绍了IBIS模型原理、语法结构及模型适用性,并进行了瞬态仿真,分析了高速比较器IC、时钟扇出IC和脉冲输出IC之间的差分信号完整性,对最终输出信号的延迟和抖动进行了计算。仿真结果表明：使用高速比较器+两级时钟扇出buffer+比较器输出CMOS电平方案可获得80路同步触发信号;输入输出信号延迟<2.6ns,抖动<11ps,50Ω负载时输出信号幅值1.97V,前沿997ps,满足多路示波器外触发信号要求。     

一种应用于CMOS电荷泵锁相环中的新型电荷泵

电荷泵是CMOS电荷泵锁相环中的一个重要模块,其性能直接决定了整个锁相环系统的工作稳定性和各项指标的好坏,但传统结构的电荷泵却存在电荷共享、电流失配、电荷注入以及时钟馈通等问题。本设计为一种利用可调节共源共栅结构的差分输入单端输出电荷泵,采用TSMC 0.18μm RF CMOS工艺,利用Agilent公司推出的系统分析软件ADS（Advanced Design System）完成对电路的仿真。仿真结果表明该CMOS电荷泵具有相位噪声小,输出电流平滑,输出电压谐波分量低,开关延迟小等优良特性,在电荷泵输出电压范围为0.7～2.4V内,充放电电流匹配良好。     

基于Simulink的倍频电路锁相环仿真平台设计

根据电荷泵锁相环的基本原理建立了基于Simulink的倍频电路锁相环仿真模型,并按照设定的参数仿真环路带宽对暂态特性的影响,结果表明仿真平台能够验证倍频电路的性能,为研究噪声对时钟抖动的影响打下良好基础。     

一款高精度数控振荡器设计与实现

数控振荡器是全数字锁相环的关键部件,为其提供高频输出时钟。数控振荡器的性能直接影响全数字锁相环的频率范围和抖动性能。提出了一种基于全数字标准单元库设计的数控振荡器,该结构采用粗调、中调和精调级联的调节机制,实现了0.5GHz~2.6GHz的高频率范围和0.8 ps的高调节精度。在先进工艺下实现了该数控振荡器设计,并基于此数控振荡器完成了全数字锁相环的系统设计,系统抖动小于2 ps,功耗10 mW。     

一款低噪声八相位锁相环设计

基于宽频率范围数字系统的需求,在0.13μm工艺下设计了一款宽输出范围、低抖动八相位锁相环。首先通过数学建模优化环路带宽,在系统级减小环路噪声;在振荡器中引入了前馈传输管单元以提高振荡频率并降低振荡器相位噪声;最后利用具有伪静态结构的D触发器来降低鉴相器和分频器的功耗并提高其抗噪声能力。仿真结果表明,VCO输出频率在1.2 GHz时相位噪声为-95dBc/Hz@1MHz,FOM功耗为4.5PJ@2GHz。     

基于LV-BPL传输的Internet宽带接入系统研究

宽带低压电力线（LV-BPL）通信是一种重要的Internet接入技术,基于数字喷泉码与正交小波包编码调制提出了一种新的LV-BPL物理层系统模型。系统采用数字喷泉码作外码,块编码作内码,按块编码调制（BCM）映射到正交小波包调制时频平面。由于小波包稳定的正交性、自由的时频铺砌,数字喷泉码与码率无关的性质及BCM抗脉冲干扰的特点,系统在LV-BPL信道具有比编码DFT-OFDM更好的性能。     

一种宽带高性能TIADC时钟发生器

针对并行交替模拟数字转换器(TIADC)发展遇到的时钟瓶颈,提出了一种宽带高性能TIADC时钟发生器设计方案.该方案利用时钟分路器和可编程延迟器分别实现通道扩展和相位延迟,采用可配置时钟源和逻辑转换电路使时钟发生器能够输出低抖动的CMOS和ECL逻辑TIADC时钟.设计实现的时钟发生嚣已经成功用于4通道12 bit 320 MHz采样率的TIADC系统.测试结果表明,该时钟发生器具有10 ps延迟偏差和在80MHz频率下不超过2 ps的时钟抖动.     

PCI Express中2.5Gbps高速SerDes的设计与实现

PCI Express是当前广泛应用的高速串行传输标准,其V1.0版本提供2.5Gbps的高速传输带宽。对于高速串行传输而言,精确的发送定时与接收同步是其关键技术。本文在详细分析PCI Express物理层技术的基础上,特别针对串行接收端的数据时钟恢复CDR技术展开研究,采用基于锁相环结构的数据时钟恢复技术设计了一款2.5Gbps速率的高速物理层电路,并基于0.13μm CMOS工艺设计了版图实现。基于HSPICE的模拟结果表明,此设计完全满足了PCI Express的要求,其抖动的均方根值为1.51ps,峰峰值为8.14ps。     

单向延迟测量的在线实时时钟调整检测算法

在网络单向性能指标分析中,使用软件方法对单向延迟时间序列进行分析,在线检测时钟调整位置,消除端系统间的时钟偏差,实现在线时钟同步是提供准确网络单向测量的前提保证.根据端系统间单向时延的结构特征,分析时延在大扰动的情况下,使用滑动窗和自底向上算法进行在线实时时间序列分段来检测时钟调整,存在的分段不准确问题.提出一种基于离线分段和在线检测的时钟调整检测算法,其时间复杂度为O（w）,解决了对单向延迟的时间序列进行实时分段准确性低的问题.仿真及实际测试实验表明,该算法是行之有效的.     

用负阻法实现S波段低相噪压控振荡器设计

采用分布式微带电路结构和负阻振荡法设计了频率范围为2．4—2．8GHz的压控振荡器（VCO）,根据ADS软件进行建模并仿真,确定了VCO的电路参数,同时对振荡器的相位噪声和输出功率等关键参数进行了仿真优化。最终通过对实际制作出的VCO测量,验证了该模型的准确性,频段内的相位噪声达到-90dBc,Hz@10KHz,输出功...     

宽带高分辨率频率合成源设计

本文利用传统的锁相环结构,创造性地引入了一种电流控制振荡器YTO,代替了传统的电压控制振荡器VCO,成功地克服了VCO的宽带相位噪声不好的缺点,通过电压一电流转换技术,设计并实现了高分辨率、宽带的频率合成器。     

网络组播的抖动测量技术的分析与实现

网络组播的延迟抖动极大的影响了其应用的整体性能,确定其延迟抖动的原因和位置至关重要,在R..Caceres等人提出的端到端基于组播的网络性能测试与分析法的基础上,对网络组播的延迟抖动从控制测试分组数和解决时间同步两个方面对测试算法进行了改进,从而使测试数据更准确、算法更加高效、适用.     

正交调幅数字系统

文章分析了存在载波相位起伏、正弦干扰、高斯白噪声时正交调幅数字系统的抗扰性。结果表明,当接收载波相位起伏低于0.5度时,16QAM达最佳。