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本文设计的基于FPGA的电子密码锁,具有记忆和修改6位密码、输入密码位数指示及防止多次试探密码等功能,与银行卡的原理和功能极其相似,使得密码锁的保密和安全性能进一步增强.最后,给出了在Quartus Ⅱ软件开发平台上实现密码锁各项功能的仿真图,并在FPGA芯片EP1K30TC144-3上通过了验证. 相似文献
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数字电子技术是电子信息类的专业技术基础课程,一方面近些年可编程技术的发展及应用,改变了数字系统的设计理念、设计方法,传统的基于原理图和中小规模集成电路的设计方法已被FPGA所取代,HDL已经成为数字设计技术主流;另一方面在当前“新工科”理念下,要培养具有工程实践能力的人才,但传统工科教育的课程架构却难以满足这一要求。课程内容必须跟上时代发展,要服务社会,那么课程与教学内容的改革是无法回避的,本文以传统数字电子技术为基础,结合实际案例,从点、线、面、体四个层次设计实验项目,让学生快速入手并掌握FPGA的设计。 相似文献
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文章先介绍了巴克码的特点与巴克码识别器的原理,接着在MAX+plusⅡ 10.0软件平台上,用VHDL语言设计了7位巴克码发生器与识别器,并对其进行了编译和时序仿真,最后又配置到可编程逻辑器件EP1K30TC144-3进行了验证。测试结果表明了该设计的有效性。 相似文献
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通过对大型户外全彩LED显示屏的研究,基于FPGA设计了一种LED显示屏的控制系统。该系统主要工作基于Altera公司提供的DE1开发板上进行设计,在Quartus II的软件开发环境下,采用层次化设计,用Verilog HDL语言建立分频时钟模块、数据采集和重组模块、扫描驱动模块,最后连接成一个整体的系统模块,进行仿真和调试,完成FPGA控制系统的设计。通过SPI通信协议发送数据,完成了64×64的LED屏的图形显示,从而验证了LED大屏幕的设计方法。本方案实现的显示控制系统方法,满足目前LED大屏幕区域显示和高速处理图像数据的要求,具有稳定性高、设计灵活等特点。 相似文献
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介绍采用VHDL语言在现场可编程门阵列器件(FPGA)上实现通用芯片8255的设计,并简要介绍8255的结构,给出VHDL语言设计程序。 相似文献
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基于FPGA的CRC编码器的实现 总被引:1,自引:1,他引:0
在数据通信中为了降低通信线路传输的误码率,需要采用高效能的差错控制方法,循环冗余校验CRC(Cyclic Redundancy Check)由于编码简单且有效,是一种最常用的信道编码方法.介绍了CRC编码的原理算法和校验规则,以CRC-4为例,给出了CRC校验码的具体计算过程和使用硬件描述语言VHDL来实现CRC编码的流程图,在程序中实现的是串行移位计算,并以Altera公司开发的EDA工具QuartusⅡ作为编译、仿真平台,选用Cyclone系列中的EP1C6T144C6器件,完成了CRC编码器的FPGA实现,其实现速度可达397 MHz. 相似文献
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基于FPGA的TFT-LCD控制器的设计和实现 总被引:2,自引:2,他引:0
在Verilog HDL设计的行、场扫描时序基础上,设计并实现了基于FPGA的TFT-LCD控制器。该控制器在修改行、场扫描时序后可以驱动不同分辨率的TFT-LCD,具有很好的移植性。 相似文献
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基于FPGA的RS编码器的设计与实现 总被引:2,自引:0,他引:2
RS码是线性分组码中一种典型的纠错码,既能纠正随机错误,也能纠正突发错误.在现代通信领域越来越受到重视.文中介绍基于FleA使用Verilog-HDL语言的RS(15,9)编码器的设计方法,并在QuartusII 5.0软件环境下进行了功能仿真,仿真结果与理论分析相一致,该设计方法对实现任意长度的RS编码有重要参考价值. 相似文献
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介绍一种出租车计价器的功能要求及其设计方案。在软件Max+PlusⅡ中给出具体设计过程,采用层次化设计方法,对主要电路模块和整个系统进行了仿真验证,实现预定的逻辑功能。该设计具有集成度高、设计周期短、易于修改的特点。 相似文献
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正交幅度调制技术(QAM)是一种功率和带宽相对高效的信道调制技术,因此在信道调制技术中得到了广泛的应用。它的载波信号的FPGA实现一般采用查找表的方法,为了达到高精度要求,需要耗费大量的ROM资源。提出了一种基于流水线CORDIC算法的实现方案,可有效地节省FPGA的硬件资源,提高运算速度,并根据DSP开发工具DSP Builder的优点,采用VHDL文本与Simulink模型图相结合的方法进行了设计。仿真结果验证了设计的正确性及可行性。 相似文献
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基于FPGA的快速加法器的设计与实现 总被引:2,自引:0,他引:2
加法器是算术运算的基本单元,可以有多种实现结构,采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法,对各自性能加以分析比较,在此基础上采用流水线结构设计了一个8位的加法器。并在Xilinx公司的ISE5.2i软件环境下,采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证,在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其他结构实现的加法器。 相似文献