SM3哈希算法的硬件实现与研究

随着信息社会的进一步发展,哈希算法作为保护信息完整性的重要密码算法,它的应用越来越广泛。美国NIST组织已经顺利完成了哈希算法标准SHA0,SHA1和SHA2的征集工作,并且SHA-3的征集工作将于2012年结束。SM3作为国内商业应用中的国家标准哈希算法,于2010年12月公开。本文在硬件平台FPGA上实现了高吞吐率的SM3,经过优化处理SM3在Xilinxv5平台上的吞吐率可以达到1．5Gbps左右,并且就SM3在FPGA上的效率和SHA1,SHA2以及SHA-3的候选算法BLAKE在FPGA平台上的效率做了比较和分析。     

高性能BLAKE算法研究及其FPGA实现

BLAKE算法是基于ChaCha流密码和采用标准HAIFA迭代模式的SHA-3候选算法之一。针对现有BLAKE算法对于循环单元中G函数模型的研究少,且没有考虑硬件代价及实现结果等问题,提出可重构的设计思想,在FPGA上实现了BLAKE算法循环单元的三种G函数模式。在Xilinx Virtex-5 FPGA上的实现结果表明,在不影响性能的前提下,本方案可重构后的面积比分别实现的面积总和减少了58%。     

基于Matlab的Hash算法BLAKE的设计与实现

Hash算法I3工AKE是新一代安全Hash标准SHA-3全球公开征集过程中进入最后一轮的5个候选者之一。 给出一种基于Matlab的带有图形界面GUI的BLAKE程序的设计与实现过程。本程序可用于实际的BLAKE Hash 值的运算,最重要的是为BLAKE的教学与实验提供了更方便直观的工具。     

BLAKE-32的自由起始原象攻击

SHA-3第二轮候选算法BLAKE采用局部宽管道技术和改进的MD迭代结构,其内核为Chacha密码算法的内核,该算法的安全性还未得到证明。通过分析BLAKE算法的结构及其消息置换特征,首次采用分段—连接技术对其进行了3轮的自由起始原象攻击。结果表明,消息置换的设计存在缺陷,而且这一设计缺陷影响了BLAKE算法的安全性。     

一种高吞吐率低成本的AES协处理器设计*

设计了一种高吞吐率低成本的AES协处理器。在加解密过程中采用共享技术,S盒采用复合域算法,减少了面积的需求;在轮内设计四级流水结构,有效地缩短关键路径,从而提高了处理器的数据吞吐率;同时在密钥扩展模块内插入寄存器,保证了轮密钥与轮循环的同步。基于Virtex II Pro FPGA 芯片（90 nm工艺技术）实现该结构,消耗面积仅约2 118 slices;在最高工作频率189 MHz下,128位加密的数据吞吐率达到1.8 Gbps。与同类设计相比,该处理器吞吐率/资源消耗比值较高。     

一种基于FPGA的高斯随机数生成器的设计与实现

基于FPGA的高斯随机数生成器需要满足可重构、高吞吐率和高硬件资源使用效率等要求.文中提出了一种易于硬件实现的状态转换逻辑结构,并给出了均匀分布随机数周期和输出位宽的配置方法和配置原则.文中详细分析了应用"最值分析法"和"静态误差分析法"求解Box Muller算法实现过程中各操作数位宽的具体过程.硬件实现结果在Xil...     

基于内外混合流水线的高吞吐率AES结构

提出了一种基于加解密轮内外流水线的、高性能及高吞吐率的128 bit AES算法的硬件实现方法.在此之前人们多采用查找表来实现AES算法中的SubBytes和InvSubBytes转换过程,本设计则仅仅使用了进行复合域运算的组合逻辑单元,硬件面积得以缩小,同时还可以将组合逻辑单元划分为6级次级流水线,轮外和轮内流水线得到更深层次的利用.使用本设计方案,在Altera DE2-115设备上以570 MHz频率实现的加密器可以达到73.562 Gb/s的吞吐率.     

BLAKE抗线性化差分分析安全性研究

基于模加、循环及异或运算的系统(ARX系统)通常被认为是设计密码算法的重要基础。在SHA-3第二轮候选算法中,BLAKE等杂凑函数基于该系统设计。通过对BLAKE-32中的模加运算进行线性化,分析了初始差分在各轮运算过程中的扩散情况,得出了初始状态字存在差分时各轮运算中差分的扩散特征。在此基拙上,研究了多次加法运算的线性化逼近概率,并分析了线性化逼近方法对分析算法的有效性。研究表明,线性化情况下,部分初始差分字在BLAKE-32中的扩散效果并不理想,可以将BLAKE算法局部线性化后进行差分攻击。     

一种节约空间的AC算法与国产化平台实现

AC算法作为多模式匹配算法的一种,在入侵检测、内容过滤防火墙、病毒检测等场景中得到了广泛的应用.AC算法的性能不仅受限于算法本身,还与算法运行的平台相关.使用普通的CPU进行模式匹配,只能达到300 Mbps左右的吞吐率,而使用FPGA进行匹配,吞吐率可以达到1 Gbps以上.但是FPGA的存储容量有限,可以匹配的模式...     

IEEE 802.1 6e中LDPC译码器的实现

面向IEEE 802.16e中LDPC码,分析了各种译码算法的译码性能,归一化最小和(NMS)算法具备较高译码性能和实现复杂度低的特点.提出一种基于部分并行方式的LDPC译码器结构,可以满足IEEE802.16e中非规则LDPC码的译码要求.在FPGA上实现了该译码器,数据吞吐率可以达到130 Mb/s.     

A New Hash Competition

Since the discovery of collision attacks against several well-known cryptographic hash functions in 2004, a rush of new cryptanalytic results cast doubt on the current hash function standards. The relatively new NIST SHA-2 standards aren't yet immediately threatened, but their long-term viability is now in question. The US National Institute of Standards and Technology (NIST) has therefore begun an international competition to select a new SHA-3 standard. This article outlines the competition, its rules, the requirements for the hash function candidates, and the process that NIST will use to select the final winning SHA-3 standard.     

NIST新HASH算法征集活动综述

随着SHA-1漏洞被发现,对新的HASH算法的需求日渐突出。NIST专门对此召开两次研讨会,并举办了新算法征集活动,旨在发展新的HASH函数。该文对有关活动进行了综述,特别是对新算法的质量要求进行了分析。     

Cryptographic hash standards: where do we go from here?

Successful attacks against the two most commonly used cryptographic hash functions, MD5 and SHA-1, have triggered a kind of feeding frenzy in the cryptographic community. Many researchers are now working on hash function attacks, and we can expect new results in this area for the next several years. This article discusses the SHA-1 attack and the US National Institute of Standards and Technology's (NIST's) plans for SHA-1 and hash functions in general.     

SHA-3候选算法Keccak的Matlab设计与实现

由KIST发起的新一代Hash函数标准SHA-3的全球公开征集过程目前已进入最后一轮筛选,Kcccak是进入最后一轮的J个候选者之一。介绍了Keccak算法及特点,给出了一种基于Matlab、带有图形界面GUI的Keccak程序设计与实现过程。本程序既可用于实际的Keccak Hash值运算,最重要的是为Keccak的教学与研究提供了一个方便直观的工具。     

可重构计算平台上SHA系列函数的优化实现

针对当前哈希函数算法标准和应用需求不同的现状,以及同一系统对安全性可能有着不同的要求,采用可重构的设计思想,在对SHA-1、SHA-256、SHA-512三种哈希函数的不同特征进行深入分析的基础上,总结归纳出统一的处理模型。根据不同的要求,每一种SHA(SHA-1、SHA-256、SHA-512)系列哈希函数都可以单独灵活地执行。使用流水线,并在关键路径进行加法器的优化,提高了算法的吞吐率。并且使用效能比的概念,与M3服务器对比,可重构平台的效能比比通用服务器高很多。     

Hardware implementation analysis of SHA-256 and SHA-512 algorithms on FPGAs

Hash functions are common and important cryptographic primitives, which are very critical for data integrity assurance and data origin authentication security services. Field programmable gate arrays (FPGAs) being reconfigurable, flexible and physically secure are a natural choice for implementation of hash functions in a broad range of applications with different area-performance requirements. In this paper, we explore alternative architectures for the implementation of hash algorithms of the secure hash standards SHA-256 and SHA-512 on FPGAs and study their area-performance trade-offs. As several 64-bit adders are needed in SHA-512 hash value computation, new architectures proposed in this paper implement modulo-64 addition as modulo-32, modulo-16 and modulo-8 additions with a view to reduce the chip area. Hash function SHA-512 is implemented in different FPGA families of ALTERA to compare their performance metrics such as area, memory, latency, clocking frequency and throughput to guide a designer to select the most suitable FPGA for an application. In addition, a common architecture is designed for implementing SHA-256 and SHA-512 algorithms.