Turbo译码器滑动窗的改进及其FPGA设计

针对Turbo译码算法的硬件实现进行了研究,在综合分析目前Turbo译码器硬件实现优缺点的基础上,提出了一种基于FPGA的滑动窗硬件实现算法新结构,对存储、时延、硬件消耗等细节做了一系列优化,并在Xilinx的XC3S1500 FPGA上实现。仿真结果表明,该算法结构在降低时延、保证码性能的基础上减少了硬件消耗。     

基于FPGA的LDPC译码器的设计与实现

为提高译码性能,本文基于CCSDS标准中应用于近地空间的（8176,7154）LDPC码,根据归一化最小和译码算法理论,设计实现了尺度因子可变的LDPC译码器。本次译码器的设计主要对校验结点量化数据进行优化处理,设计实现了尺度因子随迭代次数变化而变化,且尺度因子值以2的倍数为基数,采用右移相加代替校验结点数据与尺度因子的乘法运算,简化硬件实现。此外,增加了译码校验模块来检验经校验结点与变量结点迭代计算后的码字是否译码成功,译码成功或到达设定的最大迭代次数后将数据发出。基于FPGA设计实现了LDPC译码器,其中硬件设计中采用部分并行的译码电路,合理利用硬件资源。在信噪比为1.8、最大迭代次数为15时,通过仿真及板级验证,并对比尺度因子值为0.5、0.75及尺度因子可变时的译码结果,证明了可变尺度因子NMS译码算法可以实现译码功能且具有较好的译码性能。     

面积优先的CCSDS Turbo码编译码器的设计与实现

本文设计出符合CCSDS标准的Turbo编译码器,包含伪随机序列模块与帧同步模块.在实现编码器时针对标准要求,对伪随机化处理及其恢复和帧同步检测提出了解决方案;而在相应的译码器设计中,本文权衡硬件实现复杂度与处理时延等因素,优先考虑面积因素提高元件的重复利用率和降低复杂度,并阐述了其实现过程.最后基于Verilog HDL设计出RTL级14位固点数据的Turbo编译码器以及仿真验证平台,与用MATLAB语言设计的相同指标的浮点数据译码器进行性能比较,得到设计验证.     

基于FPGA的Turbo码数据传输系统的实现

Turbo码是在低信噪比条件下具有良好纠错性能的信道编码,以与香农限仅差0.7 dB的特征而受到了科学研究者的广泛关注.目前,采用Turbo码实现大量数据的传输已经成为了无线通信传输协议的标配.介绍了Turbo码及其FPGA的实现,深入分析了Turbo码的解码理论与算法.首先,分析了Turbo码的编码流程及特性.其次,介绍了Turbo码的解码流程,并且讨论了在其解码过程中运用的Max Log MAP算法.最后,采用现场可编程逻辑门阵列(FPGA)硬件平台实现Turbo码的实时数据传输系统,并取得了良好的结果.     

Turbo码译码器的DSP实现

Turbo码以其优越的性能在通信系统中越来越受到人们的重视.由于Turbo码译码算法的复杂性,译码器通常需占用大量的存储空间和较长的运算时间,难以满足实际系统的要求.本文在深入研究Max-Log-MAP译码算法的基础上,对该算法进行了合理优化,提出了一种基于DSP的高效的软件实现方法.基于此方法实现的Turbo码译码器具有较低的误码率和较小的译码时延,在语音通信和数据通信中具有广泛的应用前景.     

维特比译码器实现中的关键技术

本文针对维特比译码算法中的两个关键问题,即路径寄存器溢出与幸存路径存储问题,分别提出了可行的解决方案,并应用该方案在XilinxSpartanIIFPGA上实现了速率为64Kb/s的软判决译码器。     

基于FPGA的卷积码的编/译码器设计

卷积码作为通信系统中重要的编码方式,以其良好的编码性能,合理的译码方法,被广泛应用。本文在介绍卷积码原理的基础上,详细阐述了基于FPGA的卷积码的编/译码器的设计。值得一提的是,卷积码的译码采用维特比译码算法,利用了状态路径度量计算、保存路径转移过程和回溯译码等方法,在硬件实现上能有效地减少存储量、降低功耗,提高整个编/译码器的性能。最后进行了模拟仿真,结果显示编译码的效果比较理想,达到了设计的目的。     

基于MAX-Log-MAP算法和DSP芯片的Turbo译码器

Turbo码又称为并行级联卷积码,其重要的特性就是实现了伪随机编码的思想,但要实现译码低误码率却要以降低整个编译码系统的效率和增加延时为代价。因此,本文通过分析Turbo码迭代译码原理和MAX-Log-MAP算法,根据性能要求和可行性考虑,以DSP芯片ADSP-TS101和MAX-Log-MAP译码算法来实现Turbo译码器的设计,实验结果表明,该系统误码率较低、延时性能符合要求,工作稳定。     

基于FPGA的高速Viterbi译码器

分析了卷积编码和Viterbi译码的原理,详细描述了和硬件结构对应的各个功能模块的作用和工作方式.介绍了利用FPGA内的寄存器资源采用并行处理的译码方法,达到了较高的译码速率,并且在硬件资源允许的条件下,效率还可进一步提高.     

基于概率计算的TPC译码算法研究与FPGA设计

目前TPC码(Turbo乘积码)常用的译码算法为Pyndiah-Chase-Ⅱ算法,但Pyndiah-Chase-Ⅱ算法在搜索最不可靠输入比特位置和最短欧氏距离码字的过程中,涉及大量的排序运算、复杂的分支结构和存储调度使其非常不利于集成电路硬件实现.针对上述问题,提出一种基于概率计算的TPC译码算法,该算法包括信息输入...     

基于FPGA的IRIG-B(DC)解码编码器设计

针对机载测试系统以IRIG-B（DC）码作为整个系统的时间源,提出一种基于FPGA的解码编码器设计。该设计采用FPGA为主控制器,实现IRIG-B（DC）码的解码、秒脉冲生成、IRIG-B码编码等功能,当外部IRIG-B码输入中断时,可按系统时间产生IRIG-B码输出。主要阐述了IRIG-B（DC）码的格式,详细介绍了IRIG-B（DC）码解码编码器的软硬件设计,在实验室搭建测试环境对该设计进行了测试验证,结果表明该设计能够稳定可靠运行。     

高速曼码解码器及其I2C接口的FPGA实现

针对测井系统中高波特率的数据传输要求,提出了1种曼彻斯特码解码器及其I2C接口的FPGA实现方案,利用Altera Cyclone II系列的EP2C8T144C8N芯片完成硬件解码功能,以取代低波特率下的单片机软件解码,提高了系统传输速率和稳定性.文中具体讨论了该系统的解码电路、FIFO缓存,以及与后级处理器之间的I...     

一种交织汉明码编译码器设计及其FPGA实现

随着信号传输速度的提高,高速信号抗干扰能力也越来越低,人们对信号可靠性有了更高的要求.为了抵抗高速信号在传输过程中因为各种干扰而产生误码,人们提出了纠错编码理论.其中汉明码是最早提出的一类纠错编码,具有译码电路简单,译码延时小的优点,但是其只能纠正一位随机错误.为了提高汉明码的纠错能力,结合其译码优点,利用交织的方式设计了一种交织汉明码.根据循环汉明码的生成多项式,设计了并行输出的汉明码编码器和具有双译码电路的译码器,并利用移位寄存器设计了交织器和解交织器,构成了交织汉明码编译码电路.基于FPGA实现该交织汉明码编译码器,行为仿真结果表明,该交织汉明码大大提高了汉明码的纠错能力.     

基于Turbo编码的DMT系统性能分析与仿真

本文提出了一种将Turbo编码与离散多音频超高数字用户线(DMT-VDSL)结合的构架,以解决传统最佳接收机中符号判决带来的译码损失,使其适合高速数字传输系统。该构架利用Turbo码在加性高斯白噪声信道中的出众表现来提高DMT系统性能;同时,将Turbo迭代译码思想引入到联合检测,有机结合信道译码和多用户检测技术,通过迭代交换软MUD及软信道译码间的信息来逼近最优检测。仿真结果表明,该构架拥有优异的性能,并且在2次迭代后就能收敛,减小接收端的延时,提高了系统的有效性。     

Turbo码的并行算法研究

不同于传统的Turbo码,该文基于扩展咬尾递归系统卷积码(extended tail Biting recursive systematic,ETB-RSC)的思想,提出了一种并行的扩展咬尾Turbo码(parallel extended tail biting turbo code,PE-TBTC),它通过将接收序列分为若干子序列并行译码来显著提高译码速率。理论分析和仿真结果表明,PE-TBTC译码结构在不降低系统性能的前提下,以牺牲一定的硬件资源为代价,可以成倍地缩短译码所需时间。