基于析因实验设计的QFN热可靠性分析

在微电子封装器件的生产或使用过程中,由于封装材料热膨胀系数不匹配,不同材料的交界处会产生热应力,热应力是导致微电子封装器件失效的主要原因之一。文章采用MSC．Marc有限元软件,分析了QFN器件在回流焊过程中的热应力、翘曲变形、主应力及剪应力,并由析因实验设计得到影响热应力的关键因素。研究表明：在回流焊过程中,QFN器件的最大热应力出现在芯片与粘结剂接触面的边角处;主应力和剪切应力的最大值也出现在芯片与粘结剂连接的角点处,其值分别为21．42MPa和-28．47MPa;由析因实验设计可知粘结剂厚度对QFN热应力的影响最大。     

基于析因实验设计的QFN热可靠性分析

在微电子封装器件的生产或使用过程中,由于封装材料热膨胀系数不匹配,不同材料的交界处会产生热应力,热应力是导致微电子封装器件失效的主要原因之一。本文采用MSC．Marc有限元软件,分析了QFNN件在回流焊过程中的热应力、翘曲变形、主应力及剪应力,并由析因实验哼殳计得到影响热应力的关键因素。研究表明：在回流焊过程中,QFN器件的最大热应力出现在芯片与粘结剂接触面的边角处;主应力和剪切应力的最大值也出现在芯片与粘结剂连接的角点处,其值分别为21．42MPa和-28．47MPa;由析因实验设计可知粘结剂厚度对QFN热应力的影响最大。     

基于析因实验设计的QFN热可靠性分析

在微电子封装器件的生产或使用过程中,由于封装材料热膨胀系数不匹配,不同材料的交界处会产生热应力．热应力是导致微电子封装器件失效的主要原因之一。采用MSC．Marc有限元软件．分析了QFN器件在回流焊过程中的热应力、翘曲变形、主应力及剪应力,并由析因实验设计得到影响热应力的关键因素。研究表明：在回流焊过程中,QFN器件的最大热应力出现在芯片与粘结剂接触面的边角处：主应力和剪切应力的最大值也出现在芯片与粘结剂连接的角点处．其值分别为21．42MPa和-28．47MPa：由析N实验设计可知粘结剂厚度对QFN热应力的影响最大。     

空洞对功率芯片粘贴焊层热可靠性影响的分析

采用有限元方法,建立了功率器件封装的三维有限元模型,分析了封装体的温度场和应力场,讨论了芯片粘贴焊层厚度、空洞等因数对大功率器件封装温度场和应力场的影响.有限元结果表明,封装体的最高温度为73.45℃,位于芯片的上端表面,焊层热应力最大值为171 MPa,出现在芯片顶角的下面位置.拐角空洞对芯片最高温度影响最大,其次是中心空洞.空洞沿着对角线从中点移动到端点,芯片最高温度先减小后增加.焊层最大热应力出现在拐角空洞处,最大值为309 MPa.最后分析了芯片粘贴工艺中空洞形成的机理,并根据有限元分析结论对工艺的改善优化提出建议.     

芯片堆叠封装耐湿热可靠性

采用Abaqus软件模拟了CPU和DDR双层芯片堆叠封装组件在85℃/RH85%湿热环境下分别吸湿5,17,55和168 h的相对湿气扩散分布和吸湿168 h后回流焊过程中湿应力、热应力和湿热应力分布,并通过吸湿和回流焊实验分析了该组件在湿热环境下的失效机理。模拟结果表明,在湿热环境下,分别位于基板和CPU、CPU和DDR之间的粘结层1和2不易吸湿,造成粘结层的相对湿度比塑封材料低得多,但粘结层1的相对湿度比粘结层2要高。吸湿168 h后,在回流焊载荷下湿应力主要集中在芯片DDR远离中心的长边上,而最大湿热应力和热应力一样位于底层芯片CPU的底角处,其数值是单纯热应力的1.3倍。实验结果表明,界面裂纹及分层集中在底层CPU芯片的边角处和芯片、粘结层和塑封材料的交界处,与模拟结果相一致。     

超薄芯片叠层封装器件热可靠性分析

采用通用有限元软件MSC.Marc,模拟分析了一种典型的多层超薄芯片叠层封装器件在经历回流焊载荷后的热应力及翘曲分布情况,研究了部分零件厚度变化对器件中叠层超薄芯片翘曲、热应力的影响。结果表明:在整个封装体中,热应力最大值(116.2 MPa)出现在最底层无源超薄芯片上,结构翘曲最大值(0.028 26 mm)发生于模塑封上部边角处。适当增大模塑封或底层无源芯片的厚度或减小底充胶的厚度可以减小叠层超薄芯片组的翘曲值;适当增大底层无源超薄芯片的厚度(例如0.01 mm),可以明显减小其本身的应力值10 MPa以上。     

QFN器件在无铅焊工艺中湿热导致的界面开裂失效研究

界面开裂是塑封IC器件的主要失效模式之一。电子封装用高聚物具有的多孔特性致使封装材料易于吸潮。在无铅回流焊工艺中，整个器件处于相对较高的温度下，致使高聚物吸收的潮湿会膨胀并在材料内部空洞产生很高的蒸汽压力。界面开裂在热机械、湿机械和蒸汽压力的耦合作用下极易发生。本文的主要目的就是研究无铅回流焊工艺中，温度、潮湿和蒸汽压力耦合作用对QFN器件开裂失效的影响。文章对塑料封装QFN器件从168小时的JEDECLevell标准（85℃／85％RH）下预置吸潮到后面的的无铅回流焊的整个过程进行了有限元仿真，并且对温度、湿度和蒸汽压力耦合作用下裂纹的裂尖能量释放率也通过J积分进行了计算。论文的研究结果表明QFN器件吸潮后封装体界面的潮湿成为界面开裂扩展的主要潜在因素，EMC材料、芯片和粘合剂的交点处应力最大，在该处预置裂纹后分析表明回流峰值温度时刻裂纹最易扩展且随裂纹长度增加扩展的可能性在提高。     

叠层QFN器件界面层裂失效研究

为了探究造成微电子封装器件界面层裂的根源,选取了叠层QFN器件进行建模仿真,模拟了其在热加载条件下的器件应力分布情况。通过粘结强度实验,测出加载力与位移的关系,其中力的峰值为2.52N,裂纹开口位移为0.29mm,计算得到的界面断裂能为10.5N/m。采用内聚力模型(CZM)与J积分这两种数值预测方法,对芯片粘结剂与铜引脚层界面层裂失效作了研究,找到裂纹萌生的关键点;两者对裂纹扩展趋势的结论一致,在预测裂纹产生方面,CZM法比J积分法更方便。     

响应曲面法在叠层封装结构优化中的应用

本文对八层叠层CSP封装器件进行热应力分析。结果表明,热应力集中出现在上层芯片（die8）、die7的悬置端和底层芯片（die1）与粘结剂的边角处。进一步,采用响应曲面法（RSM）与有限元分析相结合的方法研究die8、die7、die1和粘结剂厚度对器件热应力的影响。应用响应曲面法优化芯片和粘结剂的厚度以得到最小VonMises应力,其结果为106．87Mpa。与初始设计时的应力值143．9Mpa相比减小了25．7％。应力减小有助于提高封装产品的可靠性。     

以均匀设计法对SCSP器件工艺参数的优化

利用有限元法研究了堆叠芯片封装(SCSP)器件在封装工艺过程中的热应力分布。将工艺过程中的固化温度、升温速率等工艺参数作为优化变量,采用均匀设计方法对其进行了优化组合,并为后续的回归分析产生样本点。通过回归分析得出工艺参数与最大等效应力之间的回归方程,并将回归方程作为优化算法近似的数学模型。结果表明:最大等效应力出现在EMC固化工艺中,所以在固化阶段SCSP器件容易产生可靠性问题。通过优化,最大等效应力由222.4MPa下降到了169.0MPa。     

叠层芯片封装元件热应力分析及焊点寿命预测

研究了温度循环载荷下叠层芯片封装元件(SCSP)的热应力分布情况,建立了SCSP的有限元模型。采用修正后的Coffin-Masson公式,计算了SCSP焊点的热疲劳寿命。结果表明:多层芯片间存在热应力差异。其中顶部与底部芯片的热应力高于中间的隔离芯片。并且由于环氧模塑封材料、芯片之间的热膨胀系数失配,芯片热应力集中区域有发生脱层开裂的可能性。SCSP的焊点热疲劳寿命模拟值为1 052个循环周,低于单芯片封装元件的焊点热疲劳寿命(2 656个循环周)。     

潮湿扩散及湿热应力对叠层封装件可靠性影响

利用MARC软件,通过模拟实验分析了潮湿扩散及湿热应力对叠层封装器件可靠性的影响,对30℃,RH 60%,192 h条件下预置吸潮到后面的无铅回流焊解吸潮过程进行了有限元仿真;对85℃,RH 85%,168 h条件下元件内不同界面的潮湿扩散进行分析,得出潮湿扩散对界面的影响规律。使用一种湿热耦合方法计算湿热合成应力并与单纯热应力进行了对比。结果表明:最大湿热应力和热应力一样总是出现在顶部芯片与隔离片相交的区域,其数值是单纯热应力数值的1.3~1.5倍。     

叠层CSP芯片封装热应力分析与优化

对四层叠层CSP（SCSP）芯片封装器件,采用正交试验设计与有限元分析相结合的方法研究了芯片和粘结剂——8个封装组件的厚度变化在热循环测试中对芯片上最大热应力的影响．利用极差分析找出主要影响因子并对封装结构进行优化。根据有限元模拟所得结果．确定了一组优选封装结构,其Von Mises应力值明显比其它组低,提高封装器件的可靠性。     

叠层CSP封装工艺仿真中的有限元应力分析

叠层CSP封装已日益成为实现高密度、三维封装的重要方法。在叠层CSP封装工艺中,封装体将承受多次热载荷。因此,如果封装材料之间的热错配过大,在芯片封装完成之前,热应力就会引起芯片开裂和分层。详细地研究了一种典型四层芯片叠层CSP封装产品的封装工艺流程对芯片开裂和分层问题的影响。采用有限元的方法分别分析了含有高温过程的主要封装工艺中产生的热应力对芯片开裂和分层问题的影响,这些封装工艺主要包括第一层芯片粘和剂固化、第二、三、四层芯片粘和剂固化和后成模固化。在模拟计算中发现:(1)比较三步工艺固化工艺对叠层CSP封装可靠性的影响,第二步固化工艺是最可能发生失效危险的;(2)经过第一、二步固化工艺,封装体中发现了明显的应力分布特点,而在第三步固化工艺中则不明显。     

EMC材料特性对SCSP器件应力及层裂的影响

利用动态机械分析仪测定环氧模塑封(EMC)材料的粘弹特性数据,使用有限元软件MSCMarc分别模拟了EMC材料粘弹性、随温度变化的弹性以及恒弹性三种情况下,SCSP器件在–55～+125℃的等效应力分布及界面层裂。结果表明:125℃和–55℃时最大等效应力分别出现在恒弹性模型、粘弹性模型顶层芯片的悬置区域;将EMC材料视为恒弹性性质时等效应力比粘弹性时大了15.10MPa;–55℃时EMC材料粘弹性模型中裂纹尖端的J积分值比恒弹性模型增长了45%左右,容易引起分层裂纹扩展。     

气密性陶瓷封装内热应力的ANSYS分析

采用有限元方法,运用ANSYS软件,分析计算了气密性陶瓷封装管壳内温度及热应力分布,比较了4种粘接剂对芯片温度及热应力分布的影响。热分析表明,芯片中心处温度最高,边角处最低;不同粘接剂都因为厚度较薄,对芯片温度的分布无较大影响。热应力分析表明,由于热分布不均匀,使芯片与粘接剂的接触处有较大的热应力,主要集中在粘接剂与芯片的下底面,此处也是最容易导致芯片脱落失效的部分。对比4种粘接剂的结果发现:采用H35作粘接剂时,应力峰值为17.0MPa,但芯片与粘接剂和底座之间的热应力较大;采用PbSnAg焊料作粘接剂时,应力峰值为41.9MPa,但芯片与粘接剂和底座之间的热应力较小。     

片式元件焊点的热循环应力应变模拟技术研究

采用ANSYS软件,以0402片式元件焊点为对象,系统探讨了焊点热应变损伤的有限元仿真方法,分析了焊点在热循环过程中的应力应变响应,并基于修正的Coffin-Manson方程,预测了焊点的热疲劳寿命。结果显示:焊点应力集中区域和应变最大区域均位于焊点与PCB焊盘的交界面,基于应变失效原则,推断焊点裂纹将在此界面萌生和扩展,直至失效。指出了焊点有限元热应变损伤模拟技术的不足及未来的研究方向。     

FOW在叠层CSP封装中的应用

随着电子封装微型化、多功能化的发展,三维封装已成为封装技术的主要发展方向,叠层CSP封装具有封装密度高、互连性能好等特性,是实现三维封装的重要技术。针对超薄芯片传统叠层CSP封装过程中容易产生圆片翘曲、金线键合过程中容易出现0BOP不良、以及线孤（wireloop）的CPK值达不到工艺要求等问题,文中简要介绍了芯片减薄方法对圆片翘曲的影响,利用有限元（FEA）的方法进行芯片减薄后对悬空功能芯片金线键合（Wirebond）的影响进行分析,Filmon Wire（FOW）的贴片（DieAttach）方法在解决悬空功能芯片金线键合中的应用,以及FOW贴片方式对叠层CSP封装流程的简化。采用FOW贴片技术可以达到30％的成本节约,具有很好的经济效益。