A Low-Power Unified Arithmetic Unit for Programmable Handheld 3-D Graphics Systems

A low-power, area-efficient four-way 32-bit multifunction arithmetic unit has been developed for programmable shaders for handheld 3D graphics systems. It adopts the logarithmic number system (LNS) at the arithmetic core for the single-cycle throughput and the small-size low-power unification of various complicated arithmetic operations such as power, logarithm, trigonometric functions, vector-SIMD multiplication, division, square root and vector dot product. 24-region and 16-region piecewise linear logarithmic and antilogarithmic converters are proposed with 0.8% and 0.02% maximum conversion error, respectively. All the supported operations are implemented with less than 6.3% operation error and unified into a single arithmetic platform with maximum four-cycle latency and single-cycle throughput. A 93 K gate test chip is fabricated using one-poly five-metal 0.18-mum CMOS technology. It operates at 210 MHz with maximum power consumption of 15.3 mW at 1.8 V.     

A 231-MHz, 2.18-mW 32-bit Logarithmic Arithmetic Unit for Fixed-Point 3-D Graphics System

A 32-bit fixed-point logarithmic arithmetic unit is proposed for the possible application to mobile three-dimensional (3-D) graphics system. The proposed logarithmic arithmetic unit performs division, reciprocal, square-root, reciprocal-square-root and square operations in two clock cycles and powering operation in four clock cycles. It can program its number range for accurate computation flexibility of 3-D graphics pipeline and eight -region piecewise linear approximation model for logarithmic and antilogarithmic conversion to reduce the operation error under 0.2%. Its test chip is implemented by 1-poly 6-metal 0.18-mum CMOS technology with 9-k gates. It operates at the maximum frequency of 231 MHz and consumes 2.18 mW at 1.8-V supply     

A 195 mW, 9.1 MVertices/s Fully Programmable 3-D Graphics Processor for Low-Power Mobile Devices

A 195 mW, 9.1 Mvertices/s fully programmable 3-D graphics processor is designed and implemented for mobile devices. The mobile unified shader provides programmable per-vertex operations and per-pixel operations in a single hardware and thus, it achieves 35% area and 28% power reduction compared with previous architecture. The pixel-vertex multi-threading enhances the 3-D graphics performance by enabling to compute the per-vertex operations and the per-pixel operations at the same time. By adopting the pixel-vertex multi-threading, 94% of the per-vertex operations are interleaved into the per-pixel operations and enhances 3-D graphics performance in real applications. The logarithmic lighting engine and specialized lighting instruction improve the vertex throughput including transform and OpenGL lighting up to 9.1 Mvertices/s, which is 2.5 times higher performance compared with previous works. The proposed 3-D graphics processor is implemented in 3.3 mm $times$ 3.0 mm using 0.13 $mu{hbox{m}}$ CMOS process and it was successfully demonstrated on the system evaluation board.      

基于Cortex-M3内核处理器的嵌入式Web服务器设计

以TCP/IP协议栈芯片W5100和具有Cotex-M3内核的STM32F103RB嵌入式处理器为核心,设计了一种嵌入式Web服务器.可以网页形式给用户实时发布信息,也可通过网页上的按钮操作,实现远程数据采集和远程设备控制.     

A 36 fps SXGA 3-D Display Processor Embedding a Programmable 3-D Graphics Rendering Engine

In this paper, a 3D display processor embedding a programmable 3D graphics rendering engine is proposed. The proposed processor combines a 3D graphics rendering engine and a 3D image synthesis engine to support both true realism and interactivity for the future multimedia applications. Using high coherence between 3D graphics data and 3D display inputs, both pipelines are merged by sharing buffers such that a 3D display engine directly uses the output of a 3D graphics rendering engine. The merged architecture has synergetic coupling effects such as freely providing various rendering effects to 3D images and easily computing disparities without complex extraction processes. In the 3D image synthesis engine, we adopt view interpolation algorithm and propose real-time synthesis method, pixel-by-pixel process. The view interpolation algorithm reduces the number of images to be rendered, resulting in the reduction of external memory size to 64.8% compared to conventional synthesis process. The proposed pixel-by-pixel process synthesizes 3D images at 36 fps through bandwidth reduction of 26.7% and decreases internal memory size to 64.2% compared to typical image-by-image process. The 3D graphics rendering engine is programmable and supports the instruction sets of the latest 3D graphics standard APIs, Pixel Shader 3.0 and OpenGL|ES 2.0. The die contains about 1.7 M transistors, occupies 5 mm times 5 mm in 0.18 mum CMOS and dissipates 379 mW at 1.85 V.     

基于NIOS软核处理器的音频录放子系统

本文介绍Altera公司的可重构的软核处理器NIOS,以及如何利用NIOS软核灵活、高效的设计一个音频录放子系统。     

基于ARCA3 CPU的嵌入式SoC的FPGA原型验证

基于FPGA的验证是SoC功能验证的有效途径,建立一个基于FPGA的原型验证系统已成为SoC验证的重要方法.ARCA3是一种高性能、低功耗,国产的嵌入式微处理器.在ARCA3和AMBA架构上集成存储器控制器等IP核和外设,构建一个嵌入式SoC,并在FPGA上实现SoC的原型验证系统和软硬件协同验证环境.在FPGA原型机上运行Bootloader和操作系统,验证整个系统硬件的可操作性和软硬件之间的交互.基于FPGA的原型验证系统的实现可以快速验证基于ARCA3的各种抽象层次的IP核和开发基于ARCA3的软件应用.     

基于DA算法的1-D DCT IP核结构设计

提出了一种基于DA(Distributed Arithmetic)算法的1-D DCT IP核结构.该结构采用无乘法器的结构设计:为提高速度,设计了两位串行分布算法结构,并对数据采用流水线方式进行处理;为减小面积,采用了OBC编码方式进行查表,将ROM的大小表由2N减小到2N-1.最后给出了FPGA实现和仿真结果,验证了该设计的正确性,满足了数据处理的实时性要求.     

基于LEON2处理器的SoC设计

SoC已逐渐成为集成电路设计的主流发展趋势,而其中的微处理器部分尤为重要.选用LEON2处理器核,是一款可合成的VHDL模型,是基于SPARC V8结构的32位处理器,具有高度的可配置性,尤其适用于SoC设计,设计者可为其特定应用选择不同的外围设备IP核.本文介绍了LEON2处理器核的基本特征及其外围设备的IP核,主要讨论了基于LEON2处理器的SoC设计.     

一种在线网络安全处理器SoC的IPSec加速器

对高速在线网络安全处理器中IPSec协议处理部分进行设计,完成了传输模式和隧道模式下网络数据包的认证头(AH)和安全封装载荷(ESP)处理。对IPSec加速器的可配置性和功能进行了 FPGA验证,并在一款单通道10 Gb/s在线网络安全处理器中实现了AH协议传输模式IPSec加速器的ASIC验证。测试结果表明,在200 MHz时钟频率下,单个AH协议模块在传输模式下的数据吞吐率达到1.5 Gb/s,通过并行的方式可以满足不同性能的网络安全需求。     

一种基于射频电子标签的超低电压低功耗基带处理器

设计了一款应用于超高频段射频识别系统中电子标签的超低电压低功耗基带处理器.该基带处理器兼容协议,并满足无源标签的超低功耗要求.在设计上有针对性地提出了一种适合于门控时钟电源管理机制的体系结构,以及简单有效的随机数发生机制和分布式译码电路;并灵活运用了流水线结构、降低逻辑深度等低功耗技术.实现了解码/编码、CRC校验、指令解析、防碰撞机制和权限认证,以及对EEPROM的读写操作等功能.芯片采用Chartered 0.35μm 1P3M CMOS标准工艺实现,正常工作的最低电压仅为1.5V,平均电流2.1μA,功耗3.15μW,面积1.1mm×0.8mm.     

一种基于射频电子标签的超低电压低功耗基带处理器

设计了一款应用于超高频段射频识别系统中电子标签的超低电压低功耗基带处理器.该基带处理器兼容协议,并满足无源标签的超低功耗要求.在设计上有针对性地提出了一种适合于门控时钟电源管理机制的体系结构,以及简单有效的随机数发生机制和分布式译码电路;并灵活运用了流水线结构、降低逻辑深度等低功耗技术.实现了解码/编码、CRC校验、指令解析、防碰撞机制和权限认证,以及对EEPROM的读写操作等功能.芯片采用Chartered 0.35μm 1P3M CMOS标准工艺实现,正常工作的最低电压仅为1.5V,平均电流2.1μA,功耗3.15μW,面积1.1mm×0.8mm.     

基于SPARC V8 SoC平台家庭网关设计

本文以家庭网络开发为背景,利用SPARCV8SoC平台搭建家庭网关系统,实现家庭网络与INTERNET连接。     

基于S3C2440处理器的嵌入式视频采集系统

在研究嵌入式开发技术的基础上,提出了一个基于嵌入式处理器S3C2440的实时视频采集系统解决方案。该方案通过搭建嵌入式Linux开发环境,对T.264编码器进行优化,并修改移植视频驱动以及C/S软件,实现了系统的正常运行。     

基于ARM微处理器的嵌入式以太网接口

介绍了一种具有较高性价比和发展前景的基于ARM微处理器的嵌入式以太网的设计方案.首先介绍了ARM内核的微处理器S3C44BOX的功能和特点,接着分析了以太网控制器芯片RTL8019AS的性能,给出了以ARM为基础的嵌入式系统与10 Mbit/s常用以太网控制器芯片RTL8019AS的硬件接口电路.在软件设计上,首先介绍了μC/OSⅡ实时操作系统在S3C44BOX的移植,并在此基础上给出了以太网控制器芯片RTL8019AS的初始化程序,最终实现了嵌入式以太网的数据传输.     

基于DSP处理器的嵌入式以太网设计

介绍一种利用DSP微处理器实现嵌入式以太网接入的方法,将分组信号处理和以太网接入技术集成到同一个系统中,实现分组信号在以太网上的传输。     

基于ARM处理器的LED可变情报板嵌入式控制器

从智能交通系统(ITS)信息显示服务子系统的需求出发,通过分析LED可变情报板与一般LED室内、室外显示屏的区别,阐述了LED可变情报板的特点,提出了LED可变情报板控制器的功能要求,并利用ARM7TDMI-S系列的LPC2210-PACK微处理器设计了一款LED可变情报板嵌入式控制器。     

双内核嵌入式处理器OMAP5910及其在第三代无线终端领域的多媒体应用

OMAP5910是一种新型的双内核嵌入式处理器 ,文章介绍了该处理器的主要特点及其硬件和软件架构。重点阐述了OMAP5910处理器在第三代无线终端领域的多媒体应用 ,最后给出了OMAP5910在嵌入式语音系统中的应用实例。     

基于嵌入式VxWorks的视频数据循环记录算法

本文介绍了基于VxWorks嵌入式操作系统的某型机载数字视频记录仪中使用的循环记录算法,并对其中需要完成的任务和关键技术进行了详细的描述,该算法运算速度快且不会影响视频数据的实时采集和存储操作,从而实现了机载设备对存储卡的有效管理。     

基于微处理器核的媒体系统芯片结构设计

围绕基于微处理器核的AAC解码器结构设计展开讨论，对IP定制、数据通路及存储设计进行了研究，并成功开发了一个基于微处理器核的MPEG-4AAC解码系统芯片。